专利名称：低电压甲乙类跨导电路的制作方法
技术领域：
本发明涉及可制造为集成电路的在低功率无线收发器/接收机的回旋器信道滤波器中有应用的低电压甲乙类跨导电路。
使用集成CMOS晶体管制造的甲乙类跨导已经被成功使用于现代低功率无线收发器/接收机的回旋器信道滤波器中，所述收发器/接收机在蓝牙(Bluetooth)和Zigbee中有应用。为了最优地操作，CMOS晶体管需要一个大约四倍于CMOS栅极阈值电压的电源电压。这个标准在更新的亚微米集成工艺中正变得难以达到，因为如果要遵循此标准，则逻辑门中的泄漏将迫使需要更高的栅极阈值电压，这至少在理论上需要更高的电源电压。
美国专利说明书6,031,423公开了一种轨对轨(rail-to-rail)运算放大器，其包括一个N沟道输入级和一个P沟道输入级，用于分别接收一个倒相输入和一个非倒相输入。N沟道输入级包括一组N沟道MOS晶体管，而P沟道输入级包括一组P沟道MOS晶体管。当操作在差分模式下时，一个输入电压增加同时另外一个输入电压减小，以便不存在破坏性的衬底电流。然而当操作于共模时，两个信号电压都增加并且P沟道输入级的各晶体管被关闭，此时破坏性的衬底电流出现。为了保护P沟道输入级的晶体管，通过建立一个负的体源(bulk-source)电压而减小阈值电压，例如通过从体电压中减去电源电压，从而当流过P沟道输入级的电流减小时导致流经衬底的破坏性电流减小。通过保护P沟道输入级的各晶体管，在减小的电源电流下获得轨对轨操作、同时最小化流经衬底的破坏性电流是有可能的。这种保护P沟道晶体管的方法在本领域中已知是改变晶体管的N阱上的背栅极电压。美国专利说明书6,031,423未公开或建议如何能在一个甲乙类跨导电路中减小NMOS和PMOS晶体管的阈值电压。
美国专利说明书6,456,157 B1公开了一种用于在集成电路中调节晶体管阈值电压的补偿电路。此补偿电路包括一个晶体管、一个电流源和一个栅极参考电压源。该晶体管被偏置以提供一个阱偏置电压(或背栅极电压)，其被耦合到公共集成电路上的各晶体管。更特别的是，该电流源迫使电流进入晶体管的漏极，从而导致其背栅极被正向偏置同时调整背栅极偏置电压。这个说明书声明，所公开的补偿技术能被用于控制NMOS目标晶体管(使用一个NMOS补偿电路)以及PMOS目标晶体管(使用一个PMOS补偿电路)的背栅极电压。然而，对于同时补偿NMOS和PMOS晶体管则没有规定，其中一种类型或者另一种类型的晶体管没有势阱。
本发明的一个目的是能够同时补偿使用于甲乙类跨导电路中的NMOS和PMOS晶体管，其中一种类型或者另一种类型的晶体管没有势阱。
根据本发明的一个方面，提供了一种甲乙类跨导电路，其包括互补PMOS和NMOS晶体管，所述互补PMOS和NMOS晶体管的源极-漏极路径被串联连接在第一和第二电压源轨之间，一个输出端被耦合到所述串联连接的源极-漏极路径的结点，并且所述互补PMOS和NMOS晶体管的栅极电极分别通过第一和第二路径被耦合到一个输入端，其中第一和第二偏置电压源装置分别在第一和第二路径中被提供。
根据本发明的第二方面，提供了一种平衡甲乙类跨导电路，其包括根据本发明的第一方面制作的第一和第二跨导电路，平衡的输入被施加到对应的输入端，并且平衡的输出从对应的输出端导出。
根据本发明的第三方面，提供了一种包括根据本发明的第一或第二方面制作的甲乙类跨导电路或者平衡甲乙类跨导电路的集成电路。
根据本发明的第四方面，提供了一种包括根据本发明的第一或第二方面制作的甲乙类跨导电路的收发器。
本发明现将通过示例方式并参考附图而被描述，其中
图1为一个适合用于当前CMOS技术的甲乙类跨导的电路图，图2和3为解释图1中所示跨导的有用线性范围的极端情况的电路图，图4为一个根据本发明制作的甲乙类跨导的概念电路图，图5和6为阐释图4所示的甲乙类跨导在整个±4J的输出电流范围上的饱和操作的概念电路图，图7为根据本发明制作的单端甲乙类跨导的一个实施例的电路图，图8为根据本发明制作的平衡甲乙类跨导的一个实施例的电路图，图9为根据本发明制作的平衡甲乙类跨导的另一个实施例的电路图，以及图10为一个具有多相滤波器的收发器的方框示意图，该多相滤波器包括平衡回旋器，所述平衡回旋器包括根据本发明制作的平衡甲乙类跨导。
在附图中相同的附图标记被用于指示相应的特征。
为了说明当各种CMOS工艺进入到被称为深亚微米时代后的电源电压相对于阈值电压问题，在典型的当前可获得的CMOS晶体管和由预期的未来工艺生产的CMOS晶体管的电源电压和阈值电压之间作一个比较。
通过比较可以看到，比值Vdd/Vt对于当前技术大约为5，其不像过去的工艺具有5V的电源电压和超过6的Vdd/Vt比值，然而对于预期的未来技术此比值为3。由于阈值电压比电源电压下降更慢，已经提出，未来工艺的逻辑门中的泄漏问题可能迫使采用甚至更高的阈值电压，这将对于Vdd/Vt比值有不利影响。
参考图1，所示的适用于当前CMOS工艺的甲乙类跨导包括一个PMOS晶体管10和一个NMOS晶体管12，它们的源极-漏极路径被串联连接在电源轨14、16之间。电源轨14处于电压Vdda。晶体管10、12的栅极电极被连接到一个结点18，一个输入信号vin被施加在其上。输出信号Iout从晶体管10、12的漏极电极的结点20导出。
为了便于下面的解释，可以假设晶体管10、12具有理想的平方律饱和特性和完全相同的参数。从而对于在晶体管10、12中产生相等的电流J的静态输入电压Vdda/2，获得零输出电流。
参考图2和3，图1所示的甲乙类跨导由另一个包括其源极-漏极路径被串联连接的PMOS晶体管22和NMOS晶体管24的完全相同的跨导端接。晶体管22、24的栅极电极被连接到结点26，结点26被连接到该甲乙类跨导(也就是CMOS晶体管10、12)的输出结点20。晶体管22、24的漏极电极被连接到结点28。一个导电链接30互连结点26和28，从而分别互连晶体管22、24的漏极电极和栅极电极。
在图2中，如果输入电压vin从静态电压Vdda/2增加，则最终PMOS晶体管10中的电流达到零，而NMOS晶体管中的电流达到4J。在图3中，如果输入电压vin从静态电压Vdda/2下降，则最终NMOS晶体管12中的电流达到零，而PMOS晶体管10中的电流达到4J。这两种极端情况表示了甲乙类跨导(即CMOS晶体管10、12)的有用线性范围。
考虑图1至3，可见如果使得静态栅极过载电压Vgt＝Vgs-Vt等于Vt/2，则模拟电源电压被置为Vdda＝3Vt以及静态输入电压为3Vt/2，则产生这些极端情况的输入电压vin为2Vt(图2)和Vt(图3)，且所有的晶体管在这些极端情况之间保持饱和。所述选择表示能在整个±4J的输出信号范围上同时维持饱和操作的最高的Vgt和最低的Vdda。如果Vdda轨14从一个调节器产生，则外部电源Vdd必须大于3Vt(≈4Vt)。系统Vdd以此最优值的使用带给系统最低的功耗。一个更高的Vdd直接增加功耗，然而只有利用降低信噪(S/N)比的更低的Vgt才可能得到更低的Vdd，并且这只能通过增加功耗来恢复。参考上表可见，当前技术自然地接近最优的Vdd/Vt比值，但在预期的未来技术中，预计这个比值将低于这个比值的最优值，并且除非采取某种行动以尝试获得最优值，否则如果希望维持或提高信噪比，则可能导致严重的功耗增长。
参考图4至6，由于这些电路的基本特征已经参考图1至3被分别描述过了，所以为了简洁，图4至6将不被详细描述。
参考图4，PMOS晶体管10和NMOS晶体管12的栅极电极通过各自的概念上的“电池”32、34被连接到输入结点18。电池32、34有电压Vb。这有效地建立了具有一对复合晶体管P’和N’的跨导(如虚线中所示)，所述晶体管具有阈值电压Vt’＝Vt-Vb。如果电路从一个V’dda＝3V’t＝3(Vt-Vb)的电源电压操作，则设置V’gt＝V’t/2＝(Vt-Vb)/2。在图4中，静态输入电压为3/2(Vt-Vb)且输出电流为零。
图5和6说明了饱和操作在整个±4J输出电流范围上的极端操作情况。在跨导包括CMOS晶体管22、24的情况下，概念上的电池36、38被分别耦合在晶体管22、24的栅极电极与结点26之间。因此在图5中，结点18和26分别处于电压2(Vt-Vb)和(Vt-Vb)，并且PMOS晶体管10中的电流为零而NMOS晶体管12中的电流为4J。在图6中情况是相反的。
“电池”电压Vb可以被设计成在非最优的Vdd/Vt比值的情况下(也就是Vdd＞3Vt(≈4Vt))给出最小功耗情况。
图7说明了根据本发明制作的单端甲乙类跨导的一个实施例。对比图4中所示的概念上的跨导电路，通过从对应电流源40、42流过具有阻值Rb的电阻44、46中的相等电流Ip＝In的电压降来建立所述“电池”。所述电阻通过电容48、50被去耦合。晶体管12、10的栅极电极被连接到分别位于电流源40、42和电阻44、46的结点处的节点52、54。和前面一样，在节点52、54处的栅极电压为vin+Vb和vin-Vb。
图8说明了图7中所示的甲乙类跨导电路的平衡配置的实施例。除了一种共模反馈电路的实现方式外，该平衡配置本质上为如图7中所示的两个并行的单端配置。因此，对应于原始跨导(基于晶体管10、12)的完全相同的跨导(基于晶体管10’和12’)的那些部件已经以已有的相应附图标记做了参考。同样为了简洁，仅仅将描述前面未被描述的平衡配置的那些部件。
电流源40、40’分别包括其源极-漏极路径被连接在电压源线14和电阻44、44’之间的PMOS晶体管56、56’，并且所述晶体管的栅极电极由一个参考电压Vref偏置。电流源42、42’分别包括其漏极-源极路径被连接在电阻46、46’和电压源线16之间的NMOS晶体管58、58’。所述栅极电极由一个包括串联连接在PMOS晶体管56、56’的漏极电极之间的等值电阻60、62的共模反馈电路偏置。电阻60、62的结点64被连接到在晶体管58、58’的栅极电极之间的导电链接68中的节点66。所述公共反馈路径产生条件Ip＝In、设置输入静态电压并且建立所需的“电池”组。
更特别地，所述共模反馈通过建立流入节点52、52’的偏置电流Ip的PMOS晶体管10、10’来操作。晶体管12、12’建立通过节点54、54’流入节点52、52’的偏置电流In。如果In＞Ip，则节点52、52’和66下降直到In＝Ip。相反地，如果In＜Ip则节点52、52’和66上升直到In＝Ip。通常共模反馈电路以In＝Ip保持稳定。这不会被差模输入电压所干扰，因为其不会干扰在节点66处的电压。在静态情况下，若所有晶体管被设计成具有相等的栅极过载电压Vgt＝(Vt-Vb)/2，则在节点52、52’处的电压为Vgs12，12’＝Vt+Vgt＝(3Vt-Vb)/2，而在输入段处的电压为VQ＝Vgs12，12’-Vb＝(3Vt-Vb)/2＝Vdda/2。因此该共模反馈电路建立一个中间轨(mid-rail)静态输入电压。在具有差分输入电压Vin的信号情况下，各输入节点处于vin+=VQ+vm/2]]>以及vin-=VQ-vin/2,]]>并且在节点52、54和节点54’、52’处的栅极电压分别为vm+-Vb，vm++Vb和vm--Vb，vm-+Vb。
理想的是电阻60、62应该具有一个值Rcm，使得Rcm＞＞1/Gm来避免输入节点的明显负载。
图9说明了根据本发明制作的甲乙类跨导电路的另一个实施例。图8和9中的实施例之间的主要不同在于共模反馈电路的实现方式。因此为了简洁，将不提供详细的电路描述。
代替图8所示的共模反馈配置(其中电阻60、62被串联连接在PMOS晶体管56、56’的漏极电极之间，并且有一个连接从这些电阻的结点连接到组成电流源42、42’的NMOS晶体管的栅极电极)，不存在类似的到PMOS晶体管56、56’的漏极电极的连接，相反地，电流源42、42’分别包括一个NMOS晶体管70、70’，所述NMOS晶体管的源极电极连接到NMOS晶体管72、72’的漏极电极，并且晶体管70、70’的漏极电极耦合到电阻46、46’。NMOS晶体管72、72’的源极电极被连接到电源轨16。NMOS晶体管72、72’的栅极电极被分别连接到NMOS晶体管70、70’的漏极电极。NMOS晶体管70、70’的源极电极和NMOS晶体管72、72’的漏极电极的结点通过一个导电链接74互连。PMOS晶体管56、56’的栅极电极由第一参考电压源Vref1偏置，而NMOS晶体管70、70’的栅极电极由第二参考电压源Vref2偏置。
在操作中，NMOS晶体管72、72’为三极管操作的晶体管，这意味着它们的电阻能通过改变其栅极电极上的偏置电压而改变。例如如果在结点18’处的电压远高于在结点18处的电压，则NMOS晶体管72’上的栅极电压增长导致电阻下降，并且导致漏极-源极电流增长，直到Ip＝In。
在差分驱动模式下，晶体管72、72’的电阻由导电链接74短路，导致差分电流的和为零。共模操作对输入信号是不用在意的。
平衡甲乙类跨导电路被频繁地使用在通常排除功率放大器的回旋器滤波器中，所述回旋器滤波器作为中频滤波器和信道滤波器在低电压收发器中被使用。图10说明了一个收发器的实施例，其中在接收机部分Rx的一个多相信道滤波器CF包括两个五阶带通滤波器，每个所述带通滤波器用于正交相关的相位中的每一个。
天线76被耦合到接收机部分Rx中的低噪声放大器(LNA)78。LNA 78的输出端通过信号分配器80被耦合到正交相关的混频器82、84的各第一输入端。由信号发生器86产生的本振信号被施加到混频器82的第二输入端，同时通过90度移相器88施加到混频器84的第二输入端。分另来自混频器82、84的正交相关的输出I、Q被施加到多相信道滤波器CF，其传送期望的正交相关信号到对应的模数转换器90、92。来自模数转换器(A-to-D)90、92的数字输出被施加到在端子96上提供输出信号的数字解调器94。
发射机Tx包括一个数字调制器98，其包括一个数模转换器(未示出)以提供模拟信号给混频器100，用于实现到所需的传输频率的频率上变换。功率放大器102放大经过频率上变换的信号并将其提供给天线76。
包括信道滤波器CF的收发器可以使用已知的低电压CMOS工艺而被制造为集成电路。
在本说明书和权利要求书中，元件前面的“一个”不排除多个这样的元件的存在。此外，词语“包括”不排除在所列的元件和步骤之外的其它元件和步骤的存在。
通过阅读本公开内容，对本领域熟练技术人员来说，其它修改是显而易见的。这些修改可以包括其它在甲乙类跨导电路的设计、制造和使用中已知的特征，以及可以用于替代已经于此被描述的特征或对其进行补充的组成部分。虽然权利要求书在本申请书中是针对特定的特征组合而制定的，但应该理解，本申请的公开内容的范围也包括在此或明确或隐含地公开的任何新颖特征或任何新颖特征组合，或者对其的任意推广，而无论其是否涉及如当前在任何权利要求中要求的相同的发明以及无论其是否减轻如本发明所解决的任何或所有相同的技术问题。因此申请人提请注意，在本申请的审查过程中或在从本申请导出的任何其它其它申请的审查过程中，可以针对上述新颖特征和/或特征组合来制定新的权利要求。
权利要求
1.一种甲乙类跨导电路，包括互补的PMOS和NMOS晶体管(10，12)，所述互补PMOS和NMOS晶体管的源极-漏极路径被串联连接在第一和第二电压源轨(14，16)之间，一个输出端(20)被耦合到所述串联连接的源极-漏极路径的结点，并且所述互补PMOS和NMOS晶体管的栅极电极分别通过第一和第二路径被耦合到一个输入端(18)，其中第一和第二偏置电压源装置(Vb)分别在第一和第二路径中被提供。
2.一种如权利要求1所要求的跨导电路，其特征在于，所述第一和第二偏置电压源装置(Vb)包括第一和第二串联连接的电阻(44，46)，所述电阻被耦合在第一电流源(40)和第二电流源(42)之间，所述第一电流源被连接到第一电压源轨(14)，而所述第二电流源被连接到第二电压源轨(16)，以及所述输入端被连接到所述第一和第二串联连接的电阻的公共结点(18)。
3.一种如权利要求2所要求的跨导电路，其特征在于，所述第一和第二电阻分别通过电容(48，50)被去耦合。
4.一种如权利要求2或3所要求的跨导电路，其特征在于，PMOS晶体管(10)的栅极电极被耦合到第二电阻(46)和第二电流源(42)的结点(54)，以及NMOS晶体管(12)的栅极电极被耦合到第一电阻(44)和第一电流源(40)的结点(52)。
5.一种包括如权利要求1到4中的任何一个所要求的第一和第二跨导电路的平衡甲乙类跨导电路，其中各平衡输入被施加到各自的输入端(18，18’)，而各平衡输出从各自的输出端(20，20’)导出。
6.一种包括如权利要求4所要求的第一和第二跨导电路的平衡甲乙类跨导电路，其特征在于，各平衡输入被施加到各自的输入端(18，18’)，以及各平衡输出从各自的输出端(20，20’)导出，以及第一和第二跨导电路中的每一个的第一电流源(40，40’)包括外部偏置的PMOS晶体管(56，56’)，以及第一和第二跨导电路中的每一个的第二电流源(42，42’)包括NMOS晶体管(58，58’)，以及提供了一个共模反馈电路，该共模反馈电路包括被串联耦合在外部偏置的PMOS晶体管(56，56’)的漏极电极和一个连接之间的第一和第二基本等值的电阻(60，62)，所述连接从所述第一和第二基本等值电阻的公共结点(64)连接到NMOS晶体管(58，58’)的栅极电极。
7.一种包括如权利要求4所要求的第一和第二跨导电路的平衡甲乙类跨导电路，其特征在于，各平衡输入被施加到各自的输入端(18，18’)，以及各平衡输出从各自的输出端(20，20’)导出，以及第一和第二跨导电路中的每一个的第一电流源(40，40’)包括外部偏置的PMOS晶体管(56，56’)，以及第一和第二跨导电路中的每一个的第二电流源(42，42’)包括外部偏置的NMOS晶体管(70，70’)，以及提供了共模反馈电路装置，所述共模反馈电路装置对于所述第一和第二跨导电路中的每一个包括一个三极管操作的NMOS晶体管(72，72’)，所述NMOS晶体管(72，72’)的漏极-源极路径被耦合在外部偏置的NMOS晶体管(70，70’)的源极电极和第二电压源轨(16)之间，并且所述NMOS晶体管(72，72’)的栅极电极被连接到外部偏置的NMOS晶体管(70，70’)的漏极电极，并且所述外部偏置的NMOS晶体管的源极电极被互连。
8.一种包括如权利要求5到7中的任何一个所要求的平衡甲乙类跨导电路的集成电路。
9.一种包括如任一在先权利要求所要求的甲乙类跨导电路的集成收发器。
全文摘要
一种甲乙类跨导电路，包括互补的PMOS和NMOS晶体管(10，12)，所述互补PMOS和NMOS晶体管的源极－漏极路径被串联连接在第一和第二电压源轨(14，16)之间。一个输出端(20)被耦合到所述串联连接的源极－漏极路径的结点。所述PMOS和NMOS晶体管的栅极电极分别通过所述第一和第二路径被耦合到一个输入端(18)，其中第一和第二路径中的每一个包括第一和第二偏置电压源(32，34)。所述PMOS和NMOS的静态栅极电压由第一和第二偏置电压源的相等且反向的电压(V
文档编号H03F1/30GK1751433SQ200480004288
公开日2006年3月22日 申请日期2004年1月30日 优先权日2003年2月13日
发明者J·B·胡赫斯 申请人:皇家飞利浦电子股份有限公司