逻辑电平转换电路和使用了它的相位同步电路的制作方法

专利名称：逻辑电平转换电路和使用了它的相位同步电路的制作方法
技术领域：
本发明涉及将振幅随着频率升高而降低、且直流电平发生变化的信号转换成逻辑电平的逻辑电平转换电路、以及使用了该逻辑电平转换电路的相位同步电路，尤其涉及适合应用于以低电源电压在从低频带到GHz带的宽频率范围内进行动作的半导体集成电路装置的逻辑电平转换电路、以及使用了该逻辑电平转换电路的相位同步电路。
背景技术：
在磁盘装置(以下称作“HDDHard Disk Drive”)、以CD(CompactDisc)、DVD(Digital Versatile Disc)为代表的光盘装置、或者无线通信便携式终端等中，为了生成用于使逻辑电路动作的时钟信号而使用相位同步电路。相位同步电路，一般与外围电路一起作为半导体集成电路装置而构成。近年，这些信息设备的高速化显著发展，相位同步电路的动作频率已经达到了GHz带。
作为适合以半导体集成电路装置来构成的高速动作的相位同步电路的例子，在专利文献1和专利文献2中，公开了作为其主要构成电路之一的可变频率振荡电路，使用将延迟量因电流而发生变化的延迟电路连接成多段环状而构成的振荡电路的例子。
此外，在数字信号分析装置中，如果频率升高，则容易出现以下情况所输入的数字信号振幅降低，直流电平发生变化，即DC偏置(Offset)。进行这样的数字信号的波形整形、对振幅变化和DC偏置进行校正的校正电路的例子，已经在专利文献3中公开。
〔专利文献1〕日本特开平11-298302号公报〔专利文献2〕日本特开2001-358565号公报〔专利文献3〕日本特开平5-7135号公报由于可变频率振荡电路一般是由模拟电路构成的，因而输出数字信号的相位同步电路一般是被模拟数字混合信号处理LSI(LargeScale Integrated Circuit大规模集成电路)(以下，称作“模数混合LSI”)集成的。因此，在模数混合LSI的相位同步电路中，作为可变频率振荡电路的电压控制振荡器(以下称作“VCO”)，与将模拟的VCO输出信号转换成数字信号的逻辑电平转换电路相连接。
尤其是近年模数混合LSI的低耗电化和高速化显著发展，VCO输出信号变得更为高速，因此，需要逻辑电平转换电路也实现低耗电化和宽带化。
在此，将在专利文献1、2中公开的VCO的例子表示为图30。VCO24包括将控制电压vc转换成电流的电压电流转换电路(VIC)241；接收用于复制电压电流转换电路241所生成的电流的电压vcont，通过所复制的电流调节延迟量的电流控制振荡器(ICO)247；以及将电流控制振荡器247的模拟的差动输出信号转换成数字的单信号(单相信号)的差动单端转换电路(DSC)246。差动单端转换电路246还作为逻辑电平转换电路发挥作用。而且，电流控制振荡器247，采用将由驱动电流调整延迟量的延迟电路连接成环状的结构。在图30中，电流控制振荡器247，将延迟电路(DL)242a～242c连接成奇数段(3段)而构成。
图31表示延迟电路242的结构例。延迟电路242包括由晶体管M1、M3构成差动对的一方的第1放大器；同样地，由晶体管M2、M4构成差动对的另一方的第2放大器；由晶体管M6、M7构成、输出与输入相互连接的第3、第4放大器；以及基于晶体管M5的可变电流源。第1和第2放大器构成差动式，向该差动式放大器输入差动信号vi1、vi2，输出差动信号vo1、vo2。
延迟电路242，是通过由第1和第3放大器共用负载、由第2和第4放大器共用负载，来削减晶体管数量，降低延迟电路的负载容量的延迟电路。而且，延迟电路242是为了对应低电源电压，而仅由晶体管M5一方驱动可变电流源的非对称的延迟电路。因此，特别是在高速动作中，延迟电路242的输出信号偏置于接地侧。将偏置于该接地侧的高速的差动信号vo1、vo2转换成单信号的电路，是差动单端转换电路246。
图32表示差动单端转换电路246的电路例。差动单端转换电路246包括驱动晶体管M2、M3；基于向驱动晶体管M2、M3供给驱动电流的晶体管M1的电流源；分别成为驱动晶体管M2、M3的负载的负载晶体管M4、M5。
在高频的情况下，前级的延迟电路242c的输出信号偏置于接地侧地被输出，因此，输入到差动单端转换电路246的差动信号vi1、vi2成为偏置于接地侧的信号。此时，作为差动单端转换电路246的输出信号的fvco，偏置于电源电压侧地被输出。因此，接收差动单端转换电路246的输出信号(fvco)8的后续的逻辑电路(未图示)，就不得不处理偏置于电源电压侧的高速信号。
另一方面，近年，由于工艺(process)的微细化，由阈值变动因素(工艺、温度、电源电压)造成的阈值变动正在变大。因此，在模数混合LSI中，可能出现由于阈值变动因素的原因造成逻辑电路的阈值发生变动，无法正确识别偏置了的模拟信号的现象。由于工艺越微细化，阈值变动就变得越大，因此，在要求高速动作的、由微细工艺构成的模数混合LSI中，尤其是在模拟信号与数字信号的传输部分，容易发生错误动作。
接下来，图33表示安装于模数混合LSI的相位同步电路的例子。相位同步电路包括相位频率比较器(PFD)1、电荷泵(charge pump)(CP)2、环路滤波器(LF)3、VCO4、以及对VCO4的输出频率进行分频的分频器(MMD)6。VCO4的输出信号(fvco)8被输入到后续的逻辑电路(未图示)。输出信号8是与逻辑电平(例如，电压为0～电源电压Vdd)的数字信号同等的信号。
在相位同步电路中，分频器6对VCO4的输出信号8进行分频。通过该分频获得的比较信号(fdiv)32，向相位比较器1反馈。相位比较器1检测基准信号(fref)31与比较信号32的相位差，将与该相位差对应的脉冲宽度的电压脉冲输出到电荷泵2。
电荷泵2，对应于上述电压脉冲，成为电荷的放电、充电、或者高阻中的某一状态，将电荷泵2的输出电流输出到环路滤波器3。该电荷泵2的输出电流通过环路滤波器3变得平滑，被进行电压转换，成为VCO4的控制电压。
安装了相位同步电路和逻辑电路的模数混合LSI，有时由于阈值变动因素(工艺、温度、电源电压)而造成输出信号8发生变动，导致收到该输出信号8的逻辑电路无法正确地进行动作，而成为错误动作的结果。即，如果频率变高，VCO4由于阈值变动因素而导致VCO4的输出信号8的直流电平、信号振幅发生大的变动。另一方面，被输入了输出信号8的逻辑电路，也由于阈值变动因素而造成阈值发生大的变动。此时，在某种条件下，可能会发生所输入的输出信号8的直流电平无法控制逻辑电路的阈值这样的情况。如果发生了这种情况，逻辑电路将进行错误动作。这样，随着工艺的微细化的推进，在模数混合LSI中，不可避免地出现成品率和生产效率的降低，阻碍了模数混合LSI的低价格化。
因此，在具有安装了相位同步电路的模数混合LSI的接口装置、HDD/DVD存取(access)的记录再现装置中，随着工艺的细微化的推进，不仅制造成品率降低，而且发生动作不良的可能性变大，无法避免发生可靠性和生产性的下降。另外，在具有安装了相位同步电路的模数混合LSI的无线通信终端设备中，通信动作发生错误动作的可能性变大，无法避免可靠性的下降。
对于上述问题，以往，采取了扩大差动单端转换电路的增益和带宽的对策，但却无法避免伴随宽带化而产生的耗电增大。而且，伴随近年逻辑电路的高速化，安装具有所需的带宽的差动单端转换电路变得困难。另外，对于在DVD存取等记录再现装置中使用的相位同步电路，要求能够支持从低频到高频的宽范围的频率。因此，具有切断低频，使高频通过的特性的专利文献3的校正电路，为了通过低频，所使用的电容面积变大，因此难以安装到大规模集成电路中。而且，接口装置、记录再现装置、无线通信终端设备，其使用环境都是多种各样的，从而助长了可靠性的降低。

发明内容
本发明的目的在于，提供一种即使存在阈值变动因素(工艺、温度、电源电压)，也生成使后续的逻辑电路正确动作的输出信号的逻辑电平转换电路，或者使用了该逻辑电平转换电路的相位同步电路。
用于达成上述目的的本发明的逻辑电平转换电路的特征在于，包括阈值可变反相器，被输入第1信号和第2信号，根据由上述第2信号设定的阈值，将上述第1信号转换成第3信号；以及判断电路，使上述第2信号成为预定的值后，以预定状态为基准判断上述第3信号，使用判断结果新生成上述第2信号，并且，将上述第3信号作为第4信号输出；其中，上述判断电路，在上述第3信号处于上述预定状态时，保持上述第2信号的值。
通过上述逻辑电平转换电路，第1信号的直流电平与上述阈值可变反相器的阈值被调整为大体一致，由此，第1信号的振幅和直流电平被调整为逻辑电平，因此，即使存在阈值变动因素(工艺、温度、电源电压)，也能够生成使后续的逻辑电路正确动作的第1信号，即输出信号。
用于达成上述目的的本发明的相位同步电路的特征在于，包括相位比较器，比较所输入的基准信号与参照信号，输出相位差；电荷泵，将上述相位差转换成电流；环路滤波器，取出上述电荷泵所输出的上述电流的低频成分，将取出的上述电流的低频成分转换成控制电压进行输出；电压控制振荡器，根据上述控制电压改变振荡频率，将振荡输出作为第1信号输出；分频器，对上述第1信号进行分频，输出上述参照信号；以及逻辑电平转换电路，被输入上述第1信号，输出第4信号。
由于从配置于上述相位同步电路的输出级的逻辑电平转换电路输出使后续的逻辑电路正确动作的第1信号，因此，能够将相位同步电路应用于处理宽带信号的广大领域。作为这样的领域，例如，存在以CD和DVD为代表的光盘装置、用于连接HDD和计算机的接口装置、或者在HDD、光盘装置的内部使用的记录再现装置、或者无线通信便携式终端等。
根据本发明，输出信号的振幅和直流电平通过逻辑电平转换电路被调整为逻辑电平，因此，即使存在阈值变动因素(工艺、温度、电源电压)，被输入上述输出信号的后续的逻辑电路也能够正确动作。


图1是用于说明本发明的逻辑电平转换电路和使用了该逻辑电平转换电路的相位同步电路的实施例1的框图。
图2是用于说明在图1的相位同步电路中使用的第1逻辑电平转换电路的例子的框图。
图3是用于说明在图2的第1逻辑电平转换电路中使用的第1判断电路的例子的框图。
图4是用于说明在图3的逻辑电平转换电路中使用的计算机的例子的框图。
图5用于说明图4的计算机的输入输出特性的图。
图6是用于说明在图2的逻辑电平转换电路中使用的第1阈值可变反相器的例子的框图。
图7是用于说明图2的逻辑电平转换电路的动作的例子的图。
图8是用于说明在图2的第1逻辑电平转换电路中使用的第2判断电路的例子的框图。
图9是用于说明在图2的第1逻辑电平转换电路中使用的第3判断电路的例子的框图。
图10是用于说明在图2的第1逻辑电平转换电路中使用的第4判断电路的例子的框图。
图11是用于说明在图2的第1逻辑电平转换电路中使用的第5判断电路的例子的框图。
图12是用于说明在图2的逻辑电平转换电路中使用的第2阈值可变反相器的例子的框图。
图13是用于说明本发明的逻辑电平转换电路和使用了该逻辑电平转换电路的相位同步电路的实施例2的框图。
图14是用于说明在图13的相位同步电路中使用的VCO的例子的框图。
图15是用于说明在图14的VCO中使用的电流控制振荡器的例子的电路图。
图16是用于说明在图14的VCO中使用的差动单端转换电路的例子的电路图。
图17A是用于说明与图16的差动单端转换电路连接的、在图13的相位同步电路中使用的逻辑电平转换电路的例子的框图。
图17B是用于说明与图16的差动单端转换电路连接的逻辑电平转换电路的其他例子的框图。
图18是用于说明在图17的逻辑电平转换电路中使用的第1判断电路的例子的框图。
图19是用于说明在图17的逻辑电平转换电路中使用的第2判断电路的例子的框图。
图20是用于说明在图17的逻辑电平转换电路中使用的第3判断电路的例子的框图。
图21是用于说明在图17的逻辑电平转换电路中使用的第4判断电路的例子的框图。
图22是用于说明本发明的接口装置的实施例3的框图。
图23是用于说明在图22的接口装置中使用的相位同步电路的阈值设定的动作的流程图。
图24是用于说明本发明的记录再现装置的实施例4的框图。
图25是用于说明在图24的记录再现装置中使用的相位同步电路的阈值设定的动作的流程图。
图26是用于说明本发明的无线通信终端设备的实施例5的框图。
图27是用于说明在实施例5中使用的相位同步电路的例子的框图。
图28是用于说明在实施例5中使用的相位同步电路的例子的其他框图。
图29是用于说明在图26的无线通信终端设备中使用的相位同步电路的阈值设定的动作的流程图。
图30是用于说明在以往的相位同步电路中使用的电压控制振荡器的例子的框图。
图31是用于说明在图25的电压控制振荡器中使用的延迟电路的例子的电路图。
图32是用于说明在图25的电压控制振荡器中使用的差动单端转换电路的例子的电路图。
图33是用于说明以往的相位同步电路的例子的框图。
图34是用于说明在本发明的实施例3中使用的相位同步电路的其他例子的框图。
具体实施例方式
以下，参照附图所示的数个实施例，对本发明的逻辑电平转换电路和使用了该逻辑电平转换电路的相位同步电路、以及使用了该相位同步电路的接口装置、记录再现电路和无线通信终端设备，进行更为详细的说明。另外，在用于说明的所有附图中，相同的标号表示相同或者类似的结构。
<实施例1>
图1和图2表示本发明的实施例1。本实施例是最充分地表现了本发明的特征的逻辑电平转换电路和使用了该逻辑电平转换电路的相位同步电路(PLL)。
如图1所示，本实施例的相位同步电路，包括相位频率比较器(PFD)1、电荷泵(CP)2、环路滤波器(LF)3、电压控制振荡器(以下记为“VCO”)4、将VCO4的输出信号(fvco)8转换成后续的逻辑电路(未图示)能正确识别的数字的输出信号(out)9的逻辑电平转换电路(LCC)5、对输出信号8进行分频的分频器(MMD)6。
VCO4例如采用图30所示的VCO24。在图30中，VCO24包括将控制电压vc转换成电流的电压电流转换电路(VIC)241；接收用于复制电压电流转换电路241所生成的电流的电压vcont，通过所复制的电流调节延迟量的电流控制振荡器(ICO)247；以及将电流控制振荡器247的模拟的差动输出信号转换成数字的单信号(单相信号)的差动单端转换电路(DSC)246。电流控制振荡器247，采用将通过驱动电流调整延迟量的延迟电路(DL)242a～242c连接成环状的结构。延迟电路242，例如采用图31所示的电路。图31的延迟电路242包括由晶体管M1、M3构成差动对的一方的第1放大器；同样地，由晶体管M2、M4构成差动对的另一方的第2放大器；由晶体管M6、M7构成、输出与输入相互连接的第3、第4放大器；以及基于晶体管M5的可变电流源。第1和第2放大器构成差动式，该差动式放大器被输入差动信号vi1、vi2，输出差动信号vo1、vo2。将差动信号vo1、vo2转换成单信号的电路是差动单端转换电路246。差动单端转换电路246，例如采用图32所示的电路。图32的差动单端电路246包括基于生成驱动电流的晶体管M1的电流源；驱动晶体管M2、M3；以及负载晶体管M4、M5。差动单端转换电路246，将差动信号vo1、v02作为差动信号vi1、vi2输入，输出作为单信号的输出信号8。
在图1的相位同步电路中，分频器6对VCO4的输出信号8进行分频。通过该分频获得的比较信号(fdiv)32，向相位比较器1反馈。相位比较器1检测基准信号(fref)31与比较信号32的相位差，将对应于该相位差的脉冲宽度的电压脉冲向电荷泵2输出。
电荷泵2，对应于上述电压脉冲，成为电荷的放电、充电、或者高阻中的某一状态，将电荷泵输出电流输出到环路滤波器3。该电荷泵输出电流通过环路滤波器3变得平滑，被进行电压转换，成为电压控制振荡器4的控制电压。
接着，使用图2说明逻辑电平转换电路5的结构例和动作。逻辑电平转换电路5包括阈值可变反相器51和判断电路56，其中，该阈值可变反相器51被输入VCO4的输出信号8(第1信号)和阈值设定信号(co)11(第2信号)，以由阈值设定信号11设定的阈值，处理输出信号8，输出信号19(第3信号)；该判断电路56被输入信号19，判断所输入的信号19，基于判断结果输出相位同步电路的输出信号(out)9(第4信号)和阈值设定信号11。
图3表示图2所示的判断电路56的第1结构例。第1判断电路56，包括低通滤波器(LPF)52和比较器(COMP)53，其中，该低通滤波器(LPF)52以信号19作为输出信号9输出，进而，输入信号19而输出信号19的直流成分(lo)10；比较器(COMP)53被输入直流成分10，根据与比较电压的比较结果输出阈值设定信号11。
图4表示比较器53的结构例。比较器53包括比较器531、比较器532、以及逻辑电路(LOGIC)533，其中，该比较器531被输入比较电压Vr1和直流成分10，输出比较信号；该比较器532被输入比较电压Vr2和直流成分10，输出比较信号；该逻辑电路(LOGIC)533被输入比较器531所输出的比较信号和比较器532所输出的比较信号，生成比较结果，基于比较结果输出阈值设定信号11。
图5表示比较器53的输入输出特性。在直流成分10比比较电压Vr1小时，比较结果为-1。此时，比较器53输出使阈值可变反相器51的阈值升高一级的阈值设定信号11。在直流成分10比比较电压Vr1大、比Vr2小时，比较结果为0。此时，比较器53输出保持阈值可变反相器51的阈值的阈值设定信号11。在直流成分10比比较电压Vr2大时，比较结果变成1。此时，比较器53输出使阈值可变反相器51的阈值降低一级的阈值设定信号11。进行该动作直到比较结果变成0为止。比较结果变成0后，比较器53进行保持阈值设定信号11的动作。比较器53的结构只要是实现上述动作的结构，也可以与上述说明的方式不同。
在此，当信号19处于比较结果变成0的状态时，称信号19处于预定的状态。因此，判断电路56以预定的状态为基准判断信号19，使用该结果生成阈值设定信号11。
图6表示输入图2所示的输出信号8和阈值设定信号11、输出信号19的第1阈值可变反相器51的结构例，并说明其动作。第1阈值可变反相器51包括从栅极输入输出信号8，从漏极输出信号19的PMOS晶体管514、515、516；NMOS晶体管517、518、519；由阈值设定信号11控制的、插入在电源电压和PMOS晶体管之间的开关511、512、513(第1开关)；以及同样由阈值设定信号11控制的、插入在接地和NMOS晶体管之间的开关51A、51B、51C(第2开关)。另外，第1阈值可变反相器51，只要能通过阈值设定信号11进行动作的控制，也可以是与上述结构不同的结构。
图7表示本实施例的逻辑电平转换电路5的动作波形，使用该动作波形说明逻辑电平转换电路5的动作。
在时刻t0，VCO4的输出信号8被输入逻辑电平转换电路5。作为初始设定，阈值设定信号11是表示为M的信号。通过表示为M的阈值设定信号11，在阈值可变反相器51中，开关511和51A变成接通(ON)，其他所有的开关变成断开(OFF)。基于导通状态的晶体管514、517的阈值为Vthc1。在此，假设阈值Vthc1比输出信号8的电压高，不与输出信号8相交。此时，逻辑电平转换电路5的输出信号9被固定为高电平(High)。由此，低通滤波器52输出的直流成分10变成高电平，作为比较器53的内部信号的比较结果变成1。
结果，在时刻t1，从比较器53向阈值可变反相器51输出使阈值降低一级的表示为M-1的阈值设定信号11。接收了表示为M-1的阈值设定信号11的阈值可变反相器51，在时刻t1，不仅使开关511和51A为接通，还使开关51B也成为接通。结果，阈值从Vthc1变更为Vthc2。
由此，阈值Vthc2变得能与输出信号8相交，逻辑电平转换电路5的输出信号9变成振幅为Vdd的时钟信号，即逻辑电平的时钟信号。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M-1的动作，逻辑电平转换电路5的动作结束。另外，如果即使阈值变更也不发生与输出信号8的相交，就进一步进行阈值的变更。阈值的变更一直持续到发生与输出信号8的相交为止。
在此，说明输出信号8的电压比阈值Vthc1高，动作与上述相反的情况。作为初始设定，阈值设定信号11为M。通过作为M的阈值设定信号11，在阈值可变反相器51中，开关511和51A变成接通，其他所有的开关变成断开。基于导通状态的晶体管514、517的阈值为Vthc1。在此，假设阈值Vthc1比输出信号8的电压低，不与输出信号8相交。因此，逻辑电平转换电路5的输出信号9被固定为低电平(Low)。由此，低通滤波器52输出的直流成分10变成低电平，作为比较器53的内部信号的比较结果变成-1。
结果，从比较器53向阈值可变反相器51输出使阈值升高一级的表示为M+1的阈值设定信号11。接收了表示为M+1的阈值设定信号11的阈值可变反相器51，不仅使开关511和51A变成接通，还使开关512变成接通。结果，阈值被从Vthc1变更为Vthc3。
由此，变成阈值Vthc3能与输出信号8相交，逻辑电平转换电路5的输出信号9成为振幅为Vdd的时钟信号、即逻辑电平的时钟信号。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M+1的动作，逻辑电平转换电路5的动作结束。另外，与上述同样地，如果即使阈值变更也没有发生与输出信号8的相交，就进一步进行阈值的变更。阈值的变更一直持续到发生与输出信号8的相交为止。
通过以上本实施例的逻辑电平转换电路5，振荡频率变高，VCO4的输出信号8的振幅降低，并且，即使电压电平发生变化，作为输出信号9，也能够始终输出振幅为Vdd的时钟信号。
另外，判断电路56和阈值可变反相器51分别可以进行多种变形，通过使用这些变形，能够实现多种不同结构的逻辑电平转换电路5。
图8表示判断电路56的第2结构例。第2判断电路56包括低通滤波器52、比较器53、以及开关(SW)57，其中，该低通滤波器52被输入信号19，输出信号19的直流成分10；比较器53被输入直流成分10，根据与比较电压的比较结果，输出阈值设定信号11和动作判断信号20；开关(SW)57被输入信号19和动作判断信号20，由动作判断信号20控制，输出输出信号9。
以下，说明使用了图8的第2判断电路56的逻辑电平转换电路5的动作。
在某个时刻，VCO4的输出信号8被输入逻辑电平转换电路5。作为初始设定，阈值设定信号11为M，由此，在图6的阈值可变反相器51中，开关511和51A变成接通，其他所有的开关变成断开。基于导通状态的晶体管514、517的阈值为Vthc1。而且，作为初始设定，通过动作判断信号20进行控制，使得开关57变成断开。在此，阈值Vthc1假设是电压比输出信号8高，不与输出信号8相交。此时，阈值可变反相器51的输出信号19被固定为高电平。由此，低通滤波器52输出的直流成分10变成高电平，作为比较器53的内部信号的比较结果变成1。
结果，从比较器53向阈值可变反相器51输出使阈值降低一级的表示为M-1的阈值设定信号11。接收了表示为M-1的阈值设定信号11的阈值可变反相器51，不仅使开关511和51A接通，还使开关51B变成接通，使阈值从Vthc1变更为Vthc2。
由此，变成阈值Vthc2能与输出信号8相交，阈值可变反相器51输出的信号19的振幅变成Vdd。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M-1的动作。进而，比较器53输出使开关57变成接通的动作判断信号20。变成了接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路5的动作结束。
在此，说明输出信号8的电压比阈值Vthc1高，动作与上述相反的情况。作为初始设定，阈值设定信号11为M。通过作为M的阈值设定信号，在第1阈值可变反相器51中，开关511和51A变成接通，其他所有的开关变成断开。基于导通状态的晶体管514、517的阈值为Vthc1。而且，作为初始设定，通过动作判断信号20进行控制，使得开关57变成断开。在此，阈值Vthc1比输出信号8的电压高，不与输出信号8相交。因此，阈值可变反相器51的输出信号19被固定为低电平。由此，低通滤波器52输出的直流成分10变成低电平，作为比较器53的内部信号的比较结果变成-1。
结果，从比较器53向阈值可变反相器51输出使阈值升高一级的表示为M+1的阈值设定信号11。接收了该阈值设定信号11的阈值可变反相器51，不仅使开关511和51A接通，还使开关512变成接通。结果，阈值被从Vthc1变更为Vthc3。
由此，变成阈值Vthc3能与输出信号8相交，阈值可变反相器51输出的信号19的振幅变成Vdd。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M+1的动作。进而，比较器53输出使开关57变成接通的动作判断信号20。成为接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路5的动作结束。
在第2判断电路56中，由于不将在上述初始动作中固定为高电平的信号或者固定为低电平的信号作为输出信号9输出，因此被输入输出信号9的逻辑电路的接通顺序(power on sequence)的控制变得容易。
接着，图9表示判断电路56的第3结构例。图9所示的第3判断电路56除了将信号19作为输出信号9输出之外，还包括计数器(CTR)55，该计数器(CTR)55在输入信号19后进行一定期间的计数，基于计数结果输出阈值设定信号11。计数器55对计数结果与表示预定状态的目标计数值进行比较，并变更阈值设定信号11直到获得适当的计数结果为止，输出该阈值设定信号11。
以下，说明使用了图9的第3判断电路56的逻辑电平转换电路5的动作。
VCO4的输出信号8被输入阈值可变反相器51。作为初始设定，阈值设定信号11为M，由此，在图6的阈值可变反相器51中，开关511和51A变成接通，其他所有的开关变成断开。基于导通状态的晶体管514、517的阈值为Vthc1。在此，假设阈值Vthc1比输出信号8的电压高，不与输出信号8相交。此时，阈值可变反相器51的输出信号19被固定为高电平。进行这样的处理，信号19被输入计数器55。由于输出信号19被固定为高电平，因此，计数结果比目标计数值少。
由于计数器55不区分输出信号19的高、低电平地进行计数，因此，首先作为初始动作设定，输出将阈值可变反相器51的阈值升高一级的阈值设定信号11。此时，阈值设定信号11变成M+1。接收了M+1的阈值设定信号11的阈值可变反相器51，不仅使开关511和51A变成接通，还使开关512接通，使阈值升高一级，再次处理输出信号8，输出信号19。信号19被输入计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果为计数结果再次比目标计数值少的情况下，输出将第1阈值可变反相器51的阈值再升高一级的阈值设定信号11。此时，阈值设定信号11变成M+2。
如果设定了阈值可变反相器51所能够设定的最大阈值，仍无法获得适当的计数结果，则阈值设定信号11就被设定为M-1。接收了M-1的阈值设定信号11的阈值可变反相器51，不仅使开关511和51A变成接通，还使开关51B变成接通，使阈值降低一级再次处理输出信号8，输出信号19。信号19被输入计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果为计数结果再次比目标计数值少的情况下，输出使第1阈值可变反相器51的阈值再降低一级的阈值设定信号11。此时，阈值设定信号11变成M-2。
这样，依次降低阈值可变反相器51的阈值，在获得表示预定的状态的适当的计数结果时，计数器55结束计数动作，并保持此时的阈值设定信号11。另外，显然如果在升高阈值的阶段获得了适当的计数结果，则计数器55就在该时刻结束计数动作，并保持此时的阈值设定信号11。
以上的第3判断电路56仅由逻辑电路构成，因此，在通过微细工艺进行集成化的情况下，安装面积变小，能够降低电流消耗。
接着，图10表示判断电路56的第4结构例。图10所示的第4判断电路56包括计数器55和开关57，其中，该计数器55在被输入信号19后进行一定期间的计数，基于计数结果输出阈值设定信号11和动作判断信号20；该开关57通过动作判断信号20控制接通、断开，在接通时将信号19作为输出信号9输出。
以下，说明使用了图10的第4判断电路56的逻辑电平转换电路5的动作。
VCO4的输出信号8被输入到阈值可变反相器51。作为初始设定，阈值设定信号11为M，由此，在图6的阈值可变反相器51中，开关511和51A变成接通，其他所有的开关变成断开。基于导通状态的晶体管514、517的阈值为Vthc1。而且，作为初始设定，通过动作判断信号20进行控制，使得开关57变成断开。在此，假设阈值Vthc1比输出信号8的电压高，不与输出信号8相交。此时，阈值可变反相器51的输出信号19被固定为高电平。进行这样的处理，信号19被输入到计数器55。由于输出信号19被固定为高电平，所以计数结果比目标计数值少。
由于计数器55不区分输出信号19的高、低电平地进行计数，因此，首先作为初始动作设定，输出使阈值可变反相器51的阈值升高一级的阈值设定信号11。此时，阈值设定信号11变成M+1。接收了M+1的阈值设定信号11的阈值可变反相器51，不仅使开关511和51A接通，还使开关512变成接通，使阈值升高一级，再次处理输出信号8，输出信号19。信号19被输入到计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出使阈值可变反相器51的阈值再升高一级的阈值设定信号11。此时，阈值设定信号11变成M+2。
如果设定了阈值可变反相器51所能够设定的最大阈值，仍无法获得适当的计数结果，则阈值设定信号被设定为M-1。接收了M-1的阈值设定信号11的阈值可变反相器51，不仅使开关511和51A接通，还使开关51B变成接通，使阈值降低一级，再次处理输出信号8，输出信号19。信号19被输入到计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出使第1阈值可变反相器51的阈值再降低一级的阈值设定信号11。此时，阈值设定信号11变成M-2。
这样，依次降低阈值可变反相器51的阈值，在获得表示预定的状态的适当的计数结果时，计数器55结束计数动作，并保持此时的阈值设定信号11。另外，显然如果在依次升高阈值的阶段获得了适当的计数结果，则计数器55就在这一时刻结束计数动作，并保持此时的阈值设定信号11。在计数器55因获得了适当的计数结果而结束计数动作的时刻，计数器55输出使开关57变成接通的动作判断信号20。变成接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路5的动作结束。
在以上的第4判断电路56中，由于不将在上述初始动作中固定为高电平的信号或固定为低电平的信号作为输出信号9输出，因此被输入输出信号9的逻辑电路的通电时序的控制变得容易。并且，第4判断电路56仅由逻辑电路构成，因此，在通过微细工艺进行集成化的情况下，安装面积变小，能够降低电流消耗。
接着，图11表示判断电路56的第5结构例。图11所示的第5判断电路56除了将信号19作为输出信号9输出之外，还包括芯片外的衰减器(PAD)58A和测试器(TST)58，其中，该衰减器58A在芯片外测量输出信号9，基于该测量结果向测试器58输出设定信号；该测试器(TST)58被输入上述设定信号，输出阈值设定信号11。
以下，说明第5判断电路56的动作。通过衰减器58A在芯片外测量输出信号9，在测量结果为高电平固定信号的情况下，为使阈值可变反相器51的阈值降低一级，从衰减器58A向测试器58输出设定信号。接收了该设定信号的测试器58，设定使阈值可变反相器51的阈值降低一级的阈值设定信号11。设定了阈值设定信号11后，再次在芯片外部测量输出信号9。如此设定阈值设定信号11，使得在可设定阈值可变反相器51的阈值的范围内，输出信号9变成占空比(duty)最佳的信号，即变成预定的状态。在此，所谓占空比，是以百分率表示高电平信号的区间相对于信号1周期的区间的比率。
接着，图12表示输入输出信号8和阈值设定信号11而输出信号19的图2所示的阈值可变反相器51的第2结构例。第2阈值可变反相器51包括输出信号19的反相器501、502、503、504、505；存在于输出信号8和反相器501、502、503、504、505之间，由阈值设定信号11控制的开关506、507、508、509、50A。
第2阈值可变反相器51，被输入输出信号8和阈值设定信号11，分别将反相器501、502、503、504、505的输出信号作为信号19输出。反相器501、502、503、504、505被设定为阈值各不相同。
以下，说明使用了图12所示的第2阈值可变反相器51和图3所示的第1判断电路56的、图2所示的逻辑电平转换电路5的动作。
在时刻t0，输出信号8被输入到逻辑电平转换电路5。作为初始设定，阈值设定信号11为M，由此，在第2阈值可变反相器51中，开关508为接通，其他所有的开关变成断开。在此，假设与开关508连接的反相器503的阈值比输出信号8的电压高，阈值没有与输出信号8相交。此时，信号19被固定为高电平。由此，低通滤波器52输出的直流成分10变成高电平，作为比较器53的内部信号的比较结果变成1。
结果，从比较器53向第2阈值可变反相器51输出使阈值降低一级的表示为M-1的阈值设定信号11。接收了M-1的阈值设定信号11的第2阈值可变反相器51，使开关508断开，使开关509变成接通。
由此，变成与开关509连接的反相器504的阈值能与输出信号8相交，逻辑电平转换电路5的输出信号9成为振幅为Vdd的逻辑电平的时钟信号。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M-1的动作，作为逻辑电平转换电路5的动作结束。
在此，说明输出信号8的电压比反相器503的阈值高，动作与上述相反的情况。作为初始设定，阈值设定信号为M。通过作为M的阈值设定信号，在第2阈值可变反相器51中，开关503接通，其他所有的开关变成断开。假设反相器503的阈值比输出信号8的电压低，没有与输出信号8相交。因此，信号19被固定为低电平。由此，低通滤波器52输出的直流成分10变成低电平，作为比较器53的内部信号的比较结果变成-1。
结果，从比较器53向阈值可变反相器51输出使阈值升高一级的M+1的阈值设定信号11。接收了M+1的阈值设定信号11的第2阈值可变反相器51，使开关508变成断开，使开关507变成接通。由此，变成与开关507连接的反相器502的阈值能与输出信号8相交，逻辑电平转换电路5的输出信号9变成振幅为Vdd的逻辑电平的时钟信号。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M+1的动作，逻辑电平转换电路5的动作结束。
接着，说明使用了图12所示的第2阈值可变反相器51和图8所示的第2判断电路56的、图2的逻辑电平转换电路5的动作。
在某个时刻输出信号8被输入到逻辑电平转换电路5。作为初始设定，阈值设定信号11为M，进而，通过动作判断信号20进行控制，使开关57变成断开。在该状态下，在第2阈值可变反相器51中，开关508变成接通，其他所有的开关变成断开。在此，假设反相器503的阈值比输出信号8的电压高，没有与输出信号8相交。此时，第2阈值可变反相器51的输出信号19被固定为高电平。由此，低通滤波器52输出的直流成分10成为高电平，作为比较器53的内部信号的比较结果成为1。
结果，从比较器53向第2阈值可变反相器51输出使阈值降低一级的M-1的阈值设定信号。接收了M-1的阈值设定信号11的第2阈值可变反相器51，使开关508变成断开，使开关509变成接通。
由此，在与开关509连接的反相器504中，其阈值变成能够与输出信号8相交，逻辑电平转换电路5的输出信号9成为振幅为Vdd的逻辑电平的时钟信号。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M-1的动作。进而，比较器53输出使开关57接通的动作判断信号20。变成了接通状态的开关57，将信号19作为输出信号9输出，作为逻辑电平转换电路5的动作结束。
在此，说明反相器503的阈值比输出信号8的电压低，动作与上述相反的情况。作为初始设定，阈值设定信号11为M，进而，通过动作判断信号20进行控制，使开关57变成断开。在该状态下，在第2阈值可变反相器51中，开关508变成接通，其他所有的开关变成断开。在此，反相器503的阈值比输出信号8的电压低，不与输出信号8相交。因此，信号19被固定为低电平。由此，低通滤波器52输出的直流成分10变成低电平，作为比较器53的内部信号的比较结果变成-1。
结果，从比较器53向第2阈值可变反相器51输出使阈值升高一级的M+1的阈值设定信号11。接收了该阈值设定信号11的第2阈值可变反相器51，使开关508变成断开，使开关507变成接通。结果，变成反相器504的阈值能与输出信号8相交，第2阈值可变反相器51输出的信号19的振幅变成Vdd。此时，低通滤波器52输出的直流成分10变成1/2Vdd，作为比较器53的内部信号的比较结果变成0。结果，比较器53进行使阈值设定信号11保持为M+1的动作。进而，比较器53输出使开关57变成接通的动作判断信号20。变成了接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路5的动作结束。
以下，说明使用了图12所示的第2阈值可变反相器51和图8所示的第2判断电路56的、图2的逻辑电平转换电路5的第2动作。
在某个时刻VCO4的输出信号8被输入到逻辑电平转换电路5。作为初始设定，开关506、507、508、509、50A全部接通。而且，作为初始设定，通过动作判断信号20进行控制，使开关57变成断开。此时，被输入输出信号8的反相器501、502、503、504、505各自输出信号19。被输入了所有的输出信号19的低通滤波器52，输出各输出信号19的直流成分10。比较器53将各直流成分10与比较电压进行比较，输出阈值设定信号11，其中，该阈值设定信号11进行控制使得只选择比较结果变成0的反相器，而使其他的反相器不进行动作。进而，比较器53输出使开关57接通的动作判断信号20，逻辑电平转换电路5的动作结束。
接着，说明使用了图12所示的第2阈值可变反相器51和图9所示的第3判断电路56的、图2的逻辑电平转换电路5的动作。
VCO4的输出信号8被输入到第2阈值可变反相器51。作为初始设定，阈值设定信号11为M，由此，在第2阈值可变反相器51中，开关508接通，其他所有的开关变成断开。在此，假设与开关508连接的反相器503的阈值比输出信号8的电压高，不与输出信号8相交。此时，第2阈值可变反相器51输出的信号19被固定为高电平。接受了这样的处理的信号19被输入到计数器55。由于输出信号19被固定为高电平，所以计数结果比目标计数值少。
由于计数器55不区分输出信号19的高、低电平地进行计数，因此，首先作为初始设定，输出使第2阈值可变反相器51的阈值升高一级的阈值设定信号11。此时，阈值设定信号11变成M+1。接收了M+1的阈值设定信号11的第2阈值可变反相器51，使开关508变成断开，使开关507变成接通。第2阈值可变反相器51象这样再次处理输出信号8，输出信号19。信号19被输入到计数器55。计数器55对信号19进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果为计数结果再次比目标计数值少的情况下，输出使第2阈值可变反相器51的阈值再升高一级的阈值设定信号11。此时，阈值设定信号11变成M+2。接收了M+2的阈值设定信号的第2阈值可变反相器51，使开关507断开，使开关506接通。
如果设定了第2阈值可变反相器51所能够设定的最大阈值，也无法获得适当的计数结果，则接下来将阈值设定信号11设定为M-1。接收了M-1的阈值设定信号的第2阈值可变反相器51，象这样再次处理输出信号8，输出信号19。信号19被输入到计数器55。计数器55对信号19进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出使第2阈值可变反相器51的阈值再降低一级的阈值设定信号11。此时，阈值设定信号11变成M-2。
如此，依次降低阈值可变反相器51的阈值，在获得适当的计数结果时，计数器55结束计数动作，并保持此时的阈值设定信号11。另外，如果在升高阈值的阶段获得了适当的计数结果，则计数器55在该时刻结束计数动作，并保持此时的阈值设定信号11。
接着，说明使用了图12所示的第2阈值可变反相器51和图10所示的第4判断电路56的、图2的逻辑电平转换电路5的动作。
VCO4的输出信号8被输入到第2阈值可变反相器51。作为初始设定，阈值设定信号11为M，由此，在图12的第2阈值可变反相器51中，开关508接通，其他所有的开关断开。而且，作为初始设定，通过动作判断信号20进行控制，使开关57为断开。在此，假设与开关508连接的反相器503的阈值比输出信号8的电压高，不与输出信号8相交。此时，第2阈值可变反相器51的输出信号19被固定为高电平。进行了这样的处理后，信号19被输入到计数器55。由于输出信号19被固定为高电平，因此计数结果比目标计数值少。
由于计数器55不区分输出信号19的高、低电平地进行计数，因此，首先作为初始动作设定，输出使阈值可变反相器51的阈值升高一级的阈值设定信号11。此时，阈值设定信号11变成M+1。接收了M+1的阈值设定信号11的第2阈值可变反相器51，使开关508变成断开，使开关507变成接通。第2阈值可变反相器51象这样再次处理输出信号8，输出信号19。信号19被输入到计数器55。计数器55对信号19进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出使第2阈值可变反相器51的阈值再升高一级的阈值设定信号11。此时，阈值设定信号11变成M+2。接收了M+2的阈值设定信号11的第2阈值可变反相器51，使开关507断开，使开关506接通。
如果设定了第2阈值可变反相器51所能够设定的最大阈值，仍无法获得适当的计数结果，则接下来将阈值设定信号11设定为M-1。接收了M-1的阈值设定信号11的第2阈值可变反相器51，使开关506变成断开，使开关509变成接通。如此，第2阈值可变反相器51再次处理输出信号8，输出信号19。信号19被输入到计数器55。计数器55对信号19进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出使第2阈值可变反相器51的阈值再降低一级的阈值设定信号11。此时，阈值设定信号11变成M-2。
如此，依次降低阈值可变反相器51的阈值，在获得适当的计数结果时，计数器55结束计数动作，并保持此时的阈值设定信号11。而且，在计数器55根据获得了适当的计数结果这一情况而结束计数动作的时刻，开关57变成接通，计数器55输出动作判断信号20。变成接通状态的开关57将信号19作为输出信号9输出，逻辑电平转换电路5的动作结束。
以下，说明使用了图12所示的第2阈值可变反相器51和图10所示的第4判断电路56的、图2的逻辑电平转换电路5的第2动作。
在某个时刻输出信号8被输入到逻辑电平转换电路5。作为初始设定，开关506、507、508、509、50A全部成为接通。而且，作为初始设定，通过动作判断信号20进行控制，使开关57变成断开。在该状态下，输入了输出信号8的反相器501、502、503、504、505各自输出输出信号19。输入了所有的输出信号19的计数器55，对信号19进行一定期间的计数，将计数结果与目标计数值进行比较。比较器55输出阈值设定信号11，其中，该阈值设定信号11进行控制使得只选择比较结果最佳的反相器，而使其他的反相器不进行动作。进而，计数器55输出使开关57接通的动作判断信号20，逻辑电平转换电路5的动作结束。
接着，说明使用了图12所示的第2阈值可变反相器51和图11所示的第5判断电路56的、图2的逻辑电平转换电路5的动作。
在第2阈值可变反相器51中，作为初始设定，开关508变成接通，其他所有的开关变成断开。此时，通过衰减器58A在芯片外部测量输出信号9。在测量结果为高电平固定信号的情况下，为使阈值可变反相器51的阈值降低一级而从芯片外部的衰减器58A向测试器58输出设定信号。接收了设定信号的测试器58，设定使第2阈值可变反相器51的阈值降低一级的阈值设定信号11。在设定了阈值设定信号11后，再次在芯片外部测量输出信号9。如此，设定阈值设定信号11，使得在可设定阈值可变反相器51的阈值的范围内，输出信号9变成占空比最佳的信号。
上述各逻辑电平转换电路，能够使安装面积的规模变小，进而，对于从低频到高频的宽范围的输入频率，都能以低电流消耗进行动作。因此，能够安装到大规模集成电路中。而且，上述逻辑电平转换电路也进行占空比校正动作，因此，具有了上述逻辑电平转换电路的相位同步电路，能够针对从低频到高频的宽范围的输入频率，输出占空比维持为50％的信号。
<实施例2>
图13表示本发明的实施例2。如图13所示，本实施例的相位同步电路，包括相位频率比较器1；电荷泵2；环路滤波器3；接收直流电压调整信号(idco)15，调整输出信号(fvco)8的直流电平的VCO24；输出直流电压调整信号15，并将输出信号8转换成后续的逻辑电路(未图示)能正确识别的输出信号9的逻辑电平转换电路25；对VCO24的输出频率进行分频的分频器6。
本实施例的相位同步电路，进行与实施例1的相位同步电路同样的动作，故而省略对其的说明。
图14表示VCO24的结构例。VCO24被输入控制电压vc和直流电压调整信号15，输出输出信号8。VCO24包括电压电流转换电路241、电流控制振荡器247、以及差动单端转换电路245，其中，该电压电流转换电路241将控制电压vc转换成电流；电流控制振荡器247通过电压转换电路241生成的电流调节延迟量；差动单端转换电路245，被输入电流控制振荡器247的差动输出信号16、17和直流电压调整信号15，将电流控制振荡器247的差动输出信号16、17转换成单信号。差动单端转换电路245根据直流电压调整信号15调整直流成分，将单信号作为输出信号8输出。
图15表示电流控制振荡器247的结构例。电流控制振荡器247是将根据驱动电流来调整延迟量的延迟电路242连接成环状而构成的。在图15中，电流控制振荡器247通过连接奇数段(3段)的延迟电路242而构成。
图16表示差动单端转换电路245的结构例。差动单端转换电路245包括根据偏压信号vb生成驱动电流的晶体管2451，接收差动信号(vi1)16、(vi2)17的晶体管2452、2453，以及负载晶体管2454、2455。在A点，输出信号8根据直流电压调整信号15调整直流电平，输出到逻辑电平转换电路25。
关于VCO24、电压电流转换电路241、电流控制振荡器247、以及差动单端转换电路245的结构，只要是输入控制电压vc，通过输出信号8获得所希望的振荡频率的结构即可，可以与以上说明的装置不同。
接着，将差动单端转换电路245与逻辑电平转换电路25的连接结构例表示在图17A中，对差动单端转换电路245和逻辑电平转换电路25的动作进行说明。逻辑电平转换电路25包括反相器251和判断电路(JC)59，其中，该反相器251被输入作为差动单端转换电路245的输出信号的、VCO24的输出信号8，输出信号19；该判断电路(JC)59被输入信号19，并对信号19进行判断，根据判断结果输出输出信号9和直流电压调整信号15。直流电压调整信号15被提供到差动单端转换电路245的A点。
另外，由于差动单端转换电路245和逻辑电平转换电路25的输入和输出通过1根布线连接，因此，即使A点位于逻辑电平转换电路25的输入侧也没有关系。在这种情况下，直流电压调整信号15被提供到逻辑电平转换电路25的内部的A点，调整提供给反相器251的输出信号8的直流电平。该处理也可以是如图17B所示那样，在逻辑电平转换电路25的内部的A点配置加法器252，通过加法器252将直流电压调整信号15与差动单端转换电路245的输出信号相加。通过加法器252，除了对电流进行加法计算而调整直流电平之外，还能够将直流电压调整信号15作为电压的信号，对电压进行加法计算而调整直流电平。以下使用图17A进行说明。
将图17A所示的判断电路59的第1结构例表示在图18中。第1判断电路59包括低通滤波器52、比较器53、以及DA(Digital toAnalog)转换器(DAC)254，其中，该低通滤波器52将信号19作为输出信号9输出，并且输入信号19而输出信号19的直流成分10；该比较器(COMP)53被输入直流成分10，根据与比较电压比较的结果而输出阈值设定信号11；该DA(Digital to Analog)转换器(DAC)254对阈值设定信号11进行模拟转换，输出直流电压调整信号15。
以下，说明使用了图18所示的第1判断电路59的、图17A所示的差动单端转换电路245和逻辑电平转换电路25的动作。
作为初始设定，DA转换器254不输出直流电压调整信号15。在某一时刻，差动单端转换电路245被输入差动信号16、17，输出VCO24的输出信号8。输出信号8被输入到逻辑电平转换电路25。反相器251的阈值为Vthi。在此，假设输出信号8的电压比反相器251的阈值低，没有与反相器251的阈值相交。此时，信号19被固定为高电平。由此，低通滤波器52输出的直流成分10变成高电平，作为比较器53的内部信号的比较结果变成1。
结果，比较器53输出使差动单端转换电路245中的输出信号8的直流成分升高一级的M+1的阈值设定信号11。接收了作为M+1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分升高一级的、电流值I的直流电压调整信号15。输入了电流值I的直流电压调整信号15的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值I。此时，输出信号8的交流成分不发生变化。这样增加了直流成分的输出信号8，再次被输入到反相器251。
反复进行上述动作直到输出信号8变得能够与反相器251的阈值相交。在输出信号8变得能够与反相器251的阈值相交时，比较器53为了保持该状态(预定的状态)，原样保持被设定得使输出信号8与反相器251的阈值相交的阈值设定信号11，逻辑电平转换电路25的动作结束。
在此，说明输出信号8的电压比反相器251的阈值高，动作与上述相反的情况。作为初始设定，DA转换器254不输出直流电压调整信号15。在某一时刻，差动单端转换电路245被输入差动信号16、17，输出输出信号8。输出信号8被输入到逻辑电平转换电路25。在此，反相器251的阈值为Vthi，由于输出信号8与反相器251的阈值相比电压高，因此，输出信号8没有与反相器251的阈值相交。因此，信号19被固定为低电平。由此，低通滤波器52输出的直流成分10变成低电平，作为比较器53的内部信号的比较结果变成-1。
结果，比较器53向差动单端转换电路245输出使输出信号8的直流成分降低一级的表示为M-1的阈值设定信号11。接收了M-1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分降低一级的电流值-I的直流电压调整信号15。被输入了电流值-I的直流电压调整信号的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值-I，即使其减少电流值I。此时，输出信号8的交流成分不发生变化。这样减少了直流成分的输出信号8，被再次输入到反相器251。
反复进行上述动作直到输出信号8变得能够与反相器251的阈值相交。在输出信号8变得与反相器251的阈值相交时，比较器53为了保持该状态(预定的状态)，原样保持被设定得使输出信号8与反相器251的阈值相交的阈值设定信号11，逻辑电平转换电路25的动作结束。
接着，将图17A记载的判断电路59的第2结构例表示在图19中。第2判断电路59包括低通滤波器52、比较器53、开关57、以及DA转换器254，其中，该低通滤波器52被输入信号19而输出信号19的直流成分10；该比较器53被输入直流成分10，根据与比较电压比较的结果输出阈值设定信号11和动作判断信号20；该开关57通过动作判断信号20控制接通、断开，在接通状态时将信号19作为输出信号9输出；该DA转换器254对阈值设定信号11进行模拟转换，输出直流电压调整信号15。
以下，说明使用了图19所示的第2判断电路59的、图17A的差动单端转换电路245和逻辑电平转换电路25的动作。
作为初始设定，DA转换器254不输出直流电压调整信号15。而且，作为初始设定，由动作判断信号20控制的开关57为断开状态。在某一时刻，差动单端转换电路245被输入差动信号16、17，而输出输出信号8。输出信号8被输入到逻辑电平转换电路25。在此，反相器251的阈值为Vthi，假设输出信号8的电压比反相器251的阈值低，没有与反相器251的阈值相交。此时，信号19被固定为高电平。由此，低通滤波器52输出的输出信号10变成高电平，作为比较器53的内部信号的比较结果变成1。
结果，比较器53向差动单端转换电路245输出使输出信号8的直流成分升高一级的表示为M+1的阈值设定信号11。接收了M+1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分升高一级的电流值I的直流电压调整信号15。输入了电流值I的直流电压调整信号15的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值I。此时，输出信号8的交流成分不发生变化。这样增加了直流成分的输出信号8，被再次输入到反相器251。
反复进行上述动作直到输出信号8变得能够与反相器251的阈值相交。在输出信号8变得与反相器251的阈值相交时，比较器53为了保持该状态(预定的状态)，进行原样保持被设定得使输出信号8与反相器251的阈值相交的阈值设定信号11的动作。进而，比较器53在作为内部信号的比较结果变成0时，输出使开关57变成接通的动作判断信号20。变成了接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路25的动作结束。
在此，说明输出信号8与反相器251的阈值相比电压高，动作与上述相反的情况。作为初始设定，DA转换器254不输出直流电压调整信号15。而且，开关57通过动作判断信号20的控制变成断开。在某一时刻，差动单端转换电路245被输入差动信号16、17而输出输出信号8。输出信号8被输入到逻辑电平转换电路25。反相器251的阈值为Vthi。在此，假设输出信号8的电压比反相器251的阈值高，没有与反相器251的阈值相交。此时，信号19被固定为低电平。由此，低通滤波器52输出的输出信号10变成低电平，作为比较器53的内部信号的比较结果变成-1。
结果，比较器53，作为使输出信号8的直流成分降低一级的M-1的阈值设定信号11，向差动单端转换电路245输出表示为M-1的信号。接收了M-1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分降低一级的电流值-I的直流电压调整信号15。输入了作为直流电压调整信号15的电流值-I的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值-I，即使直流成分减少电流值I。此时，输出信号8的交流成分不发生变化。这样减少了直流成分的输出信号8，被再次输入到反相器251。
反复进行上述动作直到输出信号8变得能够与反相器251的阈值相交。在输出信号8变得与反相器251的阈值相交时，比较器53为了保持该状态(预定的状态)，进行原样保持被设定得使输出信号8与反相器251的阈值相交的阈值设定信号11的动作。进而，比较器53在作为内部信号的比较结果变成0时，输出使开关57变成接通的动作判断信号20。变成了接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路25的动作结束。
接着，将图17A记载的判断电路59的第3结构例表示在图20中。第3判断电路59包括计数器55和DA转换器254，其中，该计数器55将信号19作为输出信号9输出，并且在输入信号19后对信号19进行一定期间的计数，基于计数结果输出阈值设定信号11；该DA转换器254对阈值设定信号11进行模拟转换，输出直流电压调整信号15。
以下，说明使用了图20所示的第3判断电路59的、图17A的差动单端转换电路245和逻辑电平转换电路25的动作。
作为初始设定，DA转换器254不输出直流电压调整信号15。在某一时刻，差动单端转换电路245被输入差动信号16、17，输出输出信号8。输出信号8被输入到逻辑电平转换电路25。反相器251的阈值为Vthi。在此，假设输出信号8的电压比反相器251的阈值低，没有与反相器251的阈值相交。此时，信号19被固定为高电平。信号19被输入到计数器55。由于信号19被固定为高电平，因此，计数结果比目标计数值少。
由于计数器55是不区分输出信号19的高、低电平地进行计数的，因此，首先作为初始动作设定，输出使输出信号8的直流成分升高一级的阈值设定信号11。此时，阈值设定信号11变成M+1。接收了M+1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分升高一级的电流值I的直流电压调整信号15。输入了作为直流电压调整信号15的电流值I的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值I。此时，输出信号8的交流成分不发生变化。这样增加了直流成分的输出信号8，被再次输入到反相器251。输入了输出信号8的反相器251输出信号19。信号19被输入到计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，向差动单端转换电路245输出使输出信号8的直流成分升高一级的阈值设定信号11。此时，阈值设定信号11变成M+2。
如果即使设定了DA转换器254所能够设定的最大的直流电压调整信号15，也无法获得适当的计数结果，则接下来将阈值设定信号设定为M-1。接收了M-1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分降低一级的电流值-I的直流电压调整信号15。输入了电流值-I的直流电压调整信号15的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值-I，即使直流成分减少电流值I。此时，输出信号8的交流成分不发生变化。反相器251被再次输入输出信号8，输出信号19。信号19被输入到计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出被设定为使输出信号8的直流成分再降低一级的阈值设定信号11。此时，阈值设定信号11变成M-2。
如此，依次降低输出信号8的直流成分，在获得表示预定的状态的适当的计数结果时，计数器55结束计数动作，保持此时的阈值设定信号11。另外，显然，如果在依次升高阈值的阶段获得了适当的计数结果，则计数器55在这一时刻结束计数动作，并保持此时的阈值设定信号11。由此，逻辑电平转换电路25的动作结束。
接着，将图17A记载的判断电路59的第4结构例表示在图21中。第4判断电路59包括计数器55和开关57，其中，该计数器55在被输入信号19后对信号19进行一定期间的计数，基于计数结果输出阈值设定信号11和动作判断信号20；该开关57通过动作判断信号20控制接通、断开，在接通时将信号19作为输出信号9输出。
以下，说明使用了图21所示的第4判断电路59的、图17A的差动单端转换电路245和逻辑电平转换电路25的动作。
作为初始设定，DA转换器254不输出直流电压调整信号15。而且，通过动作判断信号20进行控制，使开关57变成断开。在某一时刻，差动单端转换电路245被输入差动信号16、17，输出输出信号8。输出信号8被输入到逻辑电平转换电路25。反相器251的阈值为Vthi。在此，假设输出信号8的电压比反相器251的阈值低，没有与反相器251的阈值相交。此时，信号19被固定为高电平。信号19被输入到计数器55。由于输出信号19被固定为高电平，因此，计数结果比目标计数值少。
由于计数器55是不区分输出信号19的高、低电平地进行计数的，因此，首先作为初始动作设定，输出使输出信号8的直流成分升高一级的阈值设定信号11。此时，阈值设定信号11变成M+1。接收了M+1的阈值设定信号11的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分升高一级的电流值I的直流电压调整信号。输入了作为直流电压调整信号15的电流值I的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值I。此时，输出信号的交流成分不发生变化。这样增加了直流成分的输出信号8，被再次输入到反相器251。输入了输出信号8的反相器251输出信号19。信号19被输入到计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，向差动单端转换电路245输出使输出信号8的直流成分升高一级的阈值设定信号11。此时，阈值设定信号11变成M+2。
如果即使设定了DA转换器254所能够设定的最大的直流电压调整信号15，也无法获得适当的计数结果，则接下来将阈值设定信号11设定为M-1。接收了M-1的阈值设定信号的DA转换器254，向差动单端转换电路245输出使输出信号8的直流成分降低一级的电流值-I的直流电压调整信号15。输入了作为直流电压调整信号15的电流值-I的差动单端转换电路245，在A点使输出信号8的直流成分增加电流值-I，即使之减少电流值I。此时，输出信号8的交流成分不发生变化。反相器251再次被输入输出信号8，输出信号19。信号19被输入到计数器55。计数器55对输出信号9进行一定期间的计数，将计数结果与目标计数值进行比较。在比较的结果是计数结果再次比目标计数值少的情况下，输出被设定为使输出信号8的直流成分再降低一级的阈值设定信号11。此时，阈值设定信号11变成M-2。
如此，降低输出信号8的直流成分，在获得表示预定的状态的适当的计数结果时，计数器55结束计数动作，并保持此时的阈值设定信号11。另外，显然，如果在依次升高阈值的阶段获得了适当的计数结果，则计数器55在这一时刻结束计数动作，并保持此时的阈值设定信号11。而且，计数器55输出使开关57变成接通的动作判断信号20。变成了接通状态的开关57，将信号19作为输出信号9输出，逻辑电平转换电路25的动作结束。
在本实施例中，虽然判断电路59需要直流输出的DA转换器254，反相器251由于阈值固定，因此与阈值可变反相器51相比，电路结构变得简单。一般地，电路结构越简单，就越能提升频率特性，因此，通过本实施例，可以期待获得频率范围扩大的效果。
<实施例3>
图22表示本发明的实施例3。本实施例涉及接口装置，在该装置中，使用了实施例1、2所示的相位同步电路。一般地，作为用于使光盘装置、硬盘装置等存储介质与个人计算机等计算机连接的接口，有标准规格的ATA(Advanced Technology Attachment)。通过使用ATA，各种存储介质在相同的命令和控制软件的控制下与计算机连接。在本实施例中，作为存储介质的例子，采用光盘装置，该装置通过串行ATA(SATA)与主计算机连接。
在图22中，光盘装置包括光盘41、光拾取器(pick-up)42、以及信号处理装置431(READWRITE)，其中，该光拾取器42向光盘41照射光束，输入写入数据45，对光盘41进行写入，另一方面，从光盘41读出数据，输出读出数据46；该信号处理装置431(READWRITE)被输入输入数据436进行适当的处理，向光拾取器42输出写入数据45，另一方面，从光拾取器42输入读出数据46并进行适当的处理，输出输出数据437。进而，光盘装置还包括接口装置(SATA串行ATA接口装置)432，该接口装置(SATA串行ATA接口装置)432，输入接收数据并进行符合规格的处理，作为输入数据436向信号处理装置431输出信号，另一方面，从信号处理装置431输入输出数据437并进行符合规格的处理，作为发送数据而输出数据。与光盘装置连接的主计算机(HOST)44，将接收数据47向接口装置432输出，另一方面，从接口装置432输入发送数据48。
信号处理装置431和串行ATA接口装置432，可以分别由半导体集成电路装置构成，由两个装置构成数字信号处理器(DSPDigitalSignal Processor)43。
在信号处理装置431中，写入数据45、读出数据46、输入数据436、以及输出数据437并行地被处理。另一方面，数字信号处理器43与主计算机44通过串行传输，进行接收数据47、发送数据48的接收和发送。因此，在接口装置432中，来自主计算机44的串行的接收数据47，通过串行并行转换装置(S/P)433被转换成并行的输入数据436。
另一方面，来自信号处理装置432的并行的输出数据437，通过并行串行转换装置(P/S)434被转换成串行的发送数据48后，提供给主计算机44。串行ATA接口装置432，根据串行ATA规格进行这样的来自主计算机44的接收数据47的接收、和向主计算机44的发送数据48的发送。
生成提供给并行串行转换装置434的时钟信号438的相位同步电路(PLL)435，采用实施例1、2的相位同步电路。
在本实施例的阈值设定的动作说明中，作为相位同步电路435，代表性的是图1所示的实施例1的相位同步电路，在图2所示的逻辑电平转换电路5中，采用使用了图3所示的第1判断电路56和图6所示的第1阈值可变反相器51的相位同步电路。
将阈值设定的动作的流程图表示在图23中。首先，接通接口装置432的电源(步骤401)。在接通电源后，相位同步电路435起动，开始频率锁定动作(步骤402)。等待一定时间的PLL锁定动作，直到相位同步电路435的VCO4变得稳定，能够输出所希望的振荡频率(步骤403)。在经过一定时间后，比较器53进行动作(步骤404)，对比较电压Vr1、Vr2进行输出信号9的直流成分(lo)10的比较。在比较结果不为0时(步骤405)，比较器53向阈值可变反相器51输出阈值设定信号11。在判断结果为1时，比较器53输出M-1，输出使阈值可变反相器51的阈值降低一级的命令。另一方面，在判断结果为-1时，比较器53输出M+1，输出使阈值可变反相器51的阈值升高一级的命令。从比较器53接收了阈值设定信号11的阈值可变反相器51变更阈值(步骤407)。
在变更了阈值后，再次等待一定时间，直到VCO4变得稳定，能够输出所希望的频率(步骤403)。在这期间，比较器53不进行动作。经过一定时间后，比较器53起动(步骤404)，再次对比较电压Vr1、Vr2进行输出信号9的直流成分10的比较。在比较结果不为0时(步骤405)，反复进行上述动作直到比较结果变成0。在比较结果变成0(预定状态)时(步骤405)，比较器53保持当前的阈值设定信号11的值(步骤409)。然后，起动并行串行转换电路433，开始与主计算机44的通信(步骤410)。
如上述那样，在相位同步电路435中，逻辑电平转换电路5将VCO4的输出信号8转换成逻辑电路能够正确识别的输出信号9。由此，避免了主计算机44的错误动作。因此，主计算机44与光盘41的数据通信得以正常进行，由半导体集成电路装置构成的信号处理装置431和接口装置432的可靠性得到提高。显然，在采用了将VCO24的输出信号8转换成逻辑电路能正确识别的输出信号9的、图17A、17B所示的逻辑电平转换电路25的相位同步电路435的情况下也能够获得这样的效果。
关于上述所表示的动作例，只要相位同步电路435进行动作，使得能够在图22所示的接口装置432中，输入输出数据437，并行·串行转换电路434以符合规格的方式输出发送数据48即可，可以与上述的不同。
而且，作为图22所记载的相位同步电路435，除了在实施例1～2中所示的相位同步电路以外，也可以采用能够使用本发明的逻辑电平转换电路的分频(fractional)相位同步电路，其中，所述分频相位同步电路，作为例如图34所示的分频器6，使用了计数器(CNT)18和调制电路(MOD)7，所述调制电路(MOD)7被输入时钟信号(clock)和分频输入信号divi，向计数器18输出分频输出信号divo。
在本实施例中，介质一方是光盘装置，主机一方是主计算机，但本发明并不限于这样的组合。例如，也可以适用于介质一方是硬盘装置等一般的存储介质，主机一方是网络服务器、DVD(Digital VersatileDisk)刻录机(DVD recorder)等的组合。
<实施例4>
图24表示本发明的实施例4。本实施例涉及记录再现装置，该装置使用实施例1、2的相位同步电路。一般地，作为用于使光盘装置、硬盘装置等存储介质与个人计算机等计算机连接的接口，如上述那样，有标准规格的ATA。通过使用ATA，各种存储介质在相同的命令和控制软件的控制下与计算机连接。在本实施例中，作为存储介质的例子，采用光盘装置，该装置以ATA方式与主计算机连接。
在图24中，光盘装置包括光盘41、光拾取器42、写入装置(WRITE)441、读入装置(READ)443、以及ATA接口装置432，其中，该光拾取器42向光盘41照射光束，进行数据的读出、写入；该写入装置(WRITE)441进行给光拾取器42的写入数据的处理；该读入装置(READ)443进行读出数据的处理；该ATA接口装置432用于将写入装置441和读入装置443的数据向主计算机44输入和从主计算机44输出。写入装置441、读入装置443、以及ATA接口装置432可以分别由半导体集成电路装置构成。而且，信号处理装置43包括写入装置441、读入装置443、以及ATA接口装置432而构成。进而，本实施例的记录再现装置包括光拾取器42和信号处理装置43而构成。此外，ATA接口装置432使用图22所示的接口装置432。
写入装置441包括逻辑电路(LOGIC)442和相位同步电路(PLL)43A。相位同步电路43A确定向介质41写入数据写入信号45的写入倍速，生成逻辑电路442的动作时钟(输出信号9)43F。
对于生成逻辑电路442的动作时钟43F的相位同步电路43A，使用实施例1、2的本发明的相位同步电路。
读入装置443包括时钟·数据恢复电路(CDR)43C、和接收其输出信号而进行动作的逻辑电路(LOGIC)43B。
在本实施例的阈值设定的动作说明中，作为相位同步电路435，代表性的是图1所示的实施例1的相位同步电路，采用在图2所示的逻辑电平转换电路5中使用了图3所示的第1判断电路56和图6所示的第1阈值可变反相器51的相位同步电路。
将阈值设定的动作的流程图表示在图25中。首先，接通记录再现装置的电源(步骤501)。在接通电源后，相位同步电路43A起动，开始频率锁定动作(步骤502)。等待一定期间的PLL锁定动作，直到相位同步电路43A的VCO4变得稳定，能够输出所希望的振荡频率为止(步骤503)。在经过一定时间后，比较器53进行动作(步骤504)，对比较电压Vr1、Vr2进行输出信号9的直流成分(lo)10的比较。在比较结果不为0时(步骤505)，比较器53向阈值可变反相器51输出阈值设定信号11。在判断结果为1时，比较器53输出M-1，输出使阈值可变反相器51的阈值降低一级的命令。另一方面，在判断结果为-1时，比较器53输出M+1，输出使阈值可变反相器51的阈值升高一级的命令。从比较器53接收了阈值设定信号11的阈值可变反相器51变更阈值(步骤507)。
在变更了阈值后，再次等待一定时间，直到VCO4变得稳定，能够输出所希望的频率为止(步骤503)。在这期间，比较器53不进行动作。经过了一定时间后，起动比较器53(步骤504)，再次对比较电压Vr1、Vr2进行输出信号9的直流成分10的比较。在比较结果不为0时(步骤505)，重复上述动作直到比较结果变成0为止。在比较结果变成0(预定的状态)时(步骤505)，比较器53保持当前的阈值设定信号11的值(步骤509)。然后，起动逻辑电路442，开始经由接口装置432与主计算机44的通信(步骤510)。
如上述那样，在相位同步电路435中，逻辑电平转换电路5将VCO4的输出信号8转换成逻辑电路442能够正确识别的输出信号9(动作时钟43F)。由此，避免了在向介质41进行写入的写入动作中出现写入的错误动作，由半导体集成电路装置构成的记录再现装置的信号处理装置43的可靠性得到提高。显然，在采用了将VCO24的输出信号8转换成逻辑电路442能正确识别的输出信号9的、图17A所示的逻辑电平转换电路25的相位同步电路435的情况下，也能获得这样的效果。
在本实施例中，介质一方是光盘装置，主机一方是主计算机，但本发明并不限于这样的组合。例如，可以适用于介质一方是硬盘装置等一般的存储介质，主机一方是网络服务器、DVD刻录机等的组合。
<实施例5>
图26表示本发明的实施例5。本实施例涉及无线通信终端设备，该装置使用实施例1、2的逻辑电平转换电路。本实施例的无线通信终端设备，包括基带电路(BB)63、发送系统(Tx)62、天线开关(ANTSW)64、天线61、以及接收电路(Rx)65。发送系统62，包括调制器(MOD)68、使用了实施例1、2的逻辑电平转换电路的相位同步电路67、功率放大器(PA)66。而且，由发送系统62、天线开关64、以及接收电路65构成发送接收电路70。
基带电路63根据声音信号、数据信号，向调制器68输出基带信号6B，根据从接收电路65输入的基带信号69，再现声音信号、数据信号。而且，输出用于控制发送接收电路70的各部的控制信号6A。
在调制器68中，根据基带信号6B生成IF(Intermediate Frequency)带的调制信号if。调制器68输出的调制信号if被输入到相位同步电路67，施以频率转换。结果，从相位同步电路67输出发送信号rf。发送信号rf被输入到功率放大器66进行功率放大，通过天线开关64从天线61发送。通过天线开关64，在发送时天线61与功率放大器66连接，在接收时天线61与接收电路65连接。由天线61接收到的信号被输入到接收电路65进行解调，变成基带信号69后输出到基带电路63。
图27、28表示相位同步电路67的结构例。相位同步电路67包括偏置(offset)相位同步电路67C和RF(Radio Frequency)相位同步电路67D而构成，其中，该偏置相位同步电路67C被输入调制器68输出的调制信号if和本地信号los，生成发送信号rf；该RF(RadioFrequency)相位同步电路67D被输入参照信号fref，输出本地(local)信号los。关于RF相位同步电路67D，有使用了实施例1的逻辑电平转换电路5作为逻辑电平转换电路的第1RF相位同步电路67D(图27)，和使用了实施例2的逻辑电平转换电路25的第2RF相位同步电路67D(图28)。
偏置相位同步电路67C，包括相位比较器671、电荷泵672、环路滤波器673、VCO674、以及混频器(MIX)676。向相位比较器671输入调制信号if作为基准信号，输入混频器676所输出的比较信号fdiv作为比较信号。
在图27中，第1RF相位同步电路67D包括相位比较器677、电荷泵678、环路滤波器679、VCO67A、逻辑电平转换电路5、以及分频器(DIV)67B。
以下，使用图27说明具有本发明的逻辑电平转换电路5的第1RF相位同步电路67D的动作。第1RF相位同步电路67D的结构，除了逻辑电平转换电路5存在于VCO67A与分频器67B之间外，其他与图1所示的相位同步电路相同。
分频器67B对VCO67A输出的本地信号los(相当于图1中的VCO4的输出信号(fvco)8)进行分频。通过该分频获得的比较信号fdiv向相位比较器677反馈。相位比较器677检测基准信号fref与比较信号fdiv的相位差，将与该相位差对应的脉冲宽度的电压脉冲输出给电荷泵678。电荷泵678对应于上述电压脉冲，成为电荷的放电、充电、或者高阻中的某一种状态，将电荷泵输出电流输出到环路滤波器679。该电荷泵输出电流通过环路滤波器679变得平滑，被进行电压转换，成为VCO67A的控制电压。
VCO67A输出与该控制电压相应的输出信号los，提供给偏置相位同步电路67C和逻辑电平转换电路5。逻辑电平转换电路5输入VCO67A的输出信号los，生成并输出分频器67B能进行正常动作的信号(振幅为Vdd，直流成分为1/2Vdd)。
在本实施例的阈值设定的动作说明中，在第1RF相位同步电路67D中，代表性地采用使用了图3所示的第1判断电路56和图6所示的第1阈值可变反相器51的图2所示的逻辑电平转换电路5。
将阈值设定的动作的流程图表示在图29中。首先，接通无线通信终端设备的电源(步骤601)。在接通电源后，第1RF相位同步电路67D起动，开始频率锁定动作(步骤602)。等待一定期间的PLL锁定动作，直到VCO67A变得稳定，能够输出所希望的振荡频率为止(步骤603)。在经过一定时间后，比较器53进行动作(步骤604)，对比较电压Vr1、Vr2进行输出信号9的直流成分(lo)10的比较。在比较结果不为0时(步骤605)，比较器53向阈值可变反相器51输出阈值设定信号11。在判断结果为1时，比较器53输出M-1，输出使阈值可变反相器51的阈值降低一级的命令。另一方面，在判断结果为-1时，比较器53输出M+1，输出使阈值可变反相器51的阈值升高一级的命令。从比较器53接收了阈值设定信号11的阈值可变反相器51变更阈值(步骤607)。
在变更了阈值后，再次等待一定时间，直到VCO67A变得稳定，能够输出所希望的频率为止(步骤603)。在这期间，比较器53不进行动作。在经过了一定时间后，起动比较器53(步骤604)，再次对比较电压Vr1、Vr2进行输出信号9的直流成分10的比较。在比较结果不为0时(步骤605)，重复上述动作直到比较结果变成0为止。在比较结果变成0时(步骤605)，比较器53保持当前的阈值设定信号11的值(步骤609)。然后，起动偏置相位同步电路67C，将发送信号RF发送到放大器66(步骤610)。
接下来，图28表示使用了第2RF相位同步电路67D的相位同步电路67。第2RF相位同步电路67D，包括相位比较器677、电荷泵678、环路滤波器679、VCO67C、逻辑电平转换电路25、以及分频器67B。
以下，说明具有逻辑电平转换电路25的第2RF相位同步电路的动作。分频器67B，对VCO67A输出的本地信号los(相当于图1中VCO4的输出信号(fvco)8)进行分频。通过该分频获得的比较信号fdiv向相位比较器677反馈。相位比较器677检测基准信号fref与比较信号fdiv的相位差，将与该相位差对应的脉冲宽度的电压脉冲输出给电荷泵678。电荷泵678对应于上述电压脉冲，成为电荷的放电、充电、或者高阻中的某一种状态，将电荷泵的输出电流输出到环路滤波器679。该电荷泵输出电流，通过环路滤波器679变得平滑，被进行电压转换，成为VCO67A的控制电压。VCO67A输出与该控制电压对应、并且直流成分通过直流电压调整信号idco进行了调整的输出信号los。输出信号los被输出到偏置相位同步电路67C和逻辑电平转换电路25。逻辑电平转换电路25输入VCO67A的输出信号los，输出直流电压调整信号idco，使得分频器67B能进行正常动作，生成适当的信号(振幅为Vdd，直流成分为1/2Vdd)输出到分频器67B。
在本实施例的阈值设定的动作说明中，在第2RF相位同步电路67D中，代表性地采用使用了图18所示的第1判断电路59和图17A所示的反相器251的图17A所示的逻辑电平转换电路25、和图16所示的差动单端转换电路245。这种情况下的阈值设定的动作流程图与图29相同。
如上述那样，在相位同步电路67中，逻辑电平转换电路5、25，将VCO67A输出的本地信号los转换成分频器67B能够正确识别的输出信号。由此，能够获得频率稳定的发送信号rf，可以期待实现可靠性高的无线通信终端设备。
权利要求
1.一种逻辑电平转换电路，其特征在于，包括阈值可变反相器，被输入第1信号和第2信号，根据由上述第2信号设定的阈值，将上述第1信号转换成第3信号；以及判断电路，使上述第2信号成为预定的值后，以预定状态为基准判断上述第3信号，使用判断结果新生成上述第2信号，并且，将上述第3信号作为第4信号输出；其中，上述判断电路，在上述第3信号处于上述预定状态时，保持上述第2信号的值。
2.根据权利要求1所述的逻辑电平转换电路，其特征在于上述阈值可变反相器，包括多个串联电路，其中，该串联电路是将栅极相互连接、并将漏极相互连接起来的PMOS晶体管和NMOS晶体管的串联电路，该串联电路在上述PMOS晶体管的源极与电源电压之间具有由上述第2信号控制的第1开关，在上述NMOS晶体管的源极与接地之间具有由上述第2信号控制的第2开关，通过将上述多个串联电路的栅极相互连接作为输入端子，将上述多个串联电路的漏极相互连接作为输出端子，上述多个串联电路被并联连接，对上述输入端子输入上述第1信号，从上述输出端子输出上述第3信号。
3.根据权利要求1所述的逻辑电平转换电路，其特征在于上述阈值可变反相器，包括经由开关输入上述第1信号的、阈值相互不同的多个反相器，上述开关由第2信号控制，多个反相器，分别在上述开关处于接通状态时输出第3信号。
4.根据权利要求1所述的逻辑电平转换电路，其特征在于上述判断电路，包括低通滤波器和比较器，其中，该低通滤波器输出上述第3信号的直流成分；该比较器将上述直流成分与对应于上述预定状态的比较电压进行比较，生成比较结果，上述比较器将上述比较结果作为上述预定结果来使用，新输出上述第2信号。
5.根据权利要求1所述的逻辑电平转换电路，其特征在于上述判断电路包括对上述第3信号进行预定期间的计数的计数器，上述计数器将对应于上述预定状态的计数结果作为上述判断结果来使用，新生成上述第2信号。
6.根据权利要求1所述的逻辑电平转换电路，其特征在于上述判断电路，包括衰减器和测试器，其中该衰减器在芯片外部以预定状态为基准测量上述第3信号，并输出设定信号；该测试器将上述设定信号作为上述判断结果来使用，新生成上述第2信号。
7.根据权利要求1所述的逻辑电平转换电路，其特征在于上述判断电路，包括被输入上述第3信号、输出第4信号的开关，上述开关在上述第3信号处于上述预定状态时成为接通状态。
8.一种逻辑电平转换电路，其特征在于，包括反相器，被输入第1信号和第2信号，将上述第1信号转换成第3信号；以及判断电路，通过在上述第1信号上累加上述第2信号，上述第1信号的直流成分发生变化，在使上述第2信号成为预定的值后，以预定状态为基准判断上述第3信号，使用判断结果新生成上述第2信号，并且，将上述第3信号作为第4信号输出；其中，上述判断电路，在上述第3信号处于上述预定状态时，保持上述第2信号的值。
9.根据权利要求8所述的逻辑电平转换电路，其特征在于上述判断电路，包括低通滤波器和比较器，其中，该低通滤波器输出上述第3信号的直流成分；该比较器将上述直流成分与对应于上述预定状态的比较电压进行比较，生成比较结果；上述比较器将上述比较结果作为上述预定结果来使用，经由数字模拟转换电路新输出上述第2信号。
10.根据权利要求8所述的逻辑电平转换电路，其特征在于上述判断电路，包括对上述第3信号进行预定期间的计数的计数器，上述计数器将对应于上述预定状态的计数结果作为上述判断结果来使用，经由数字模拟转换电路新生成上述第2信号。
11.根据权利要求8所述的逻辑电平转换电路，其特征在于上述判断电路，包括衰减器和测试器，其中，该衰减器在芯片外部以预定状态为基准测量上述第3信号，并输出设定信号；该测试器将上述设定信号作为上述判断结果来使用，经由数字模拟转换电路新生成上述第2信号。
12.根据权利要求8所述的逻辑电平转换电路，其特征在于上述判断电路，包括被输入上述第3信号、输出第4信号的开关，上述开关在上述第3信号处于上述预定状态时成为接通状态。
13.一种相位同步电路，其特征在于，包括相位比较器，比较所输入的基准信号与参照信号，输出相位差；电荷泵，将上述相位差转换成电流；环路滤波器，取出上述电荷泵所输出的上述电流的低频成分，将取出的上述电流的低频成分转换成控制电压进行输出；电压控制振荡器，根据上述控制电压改变振荡频率，将振荡输出作为第1信号输出；分频器，对上述第1信号进行分频，输出上述参照信号；以及逻辑电平转换电路，被输入上述第1信号，输出第4信号；其中，上述逻辑电平转换电路包括阈值可变反相器，被输入上述第1信号和第2信号，根据由上述第2信号设定的阈值，将上述第1信号转换成第3信号；以及判断电路，使上述第2信号成为预定的值后，以预定状态为基准判断上述第3信号，使用判断结果新生成上述第2信号，并且，将上述第3信号作为上述第4信号输出，其中，上述判断电路，在上述第3信号处于上述预定状态时，保持上述第2信号的值。
14.根据权利要求13所述的相位同步电路，其特征在于上述电压控制振荡器包括电压电流转换电路，被输入上述控制电压，输出控制电流；电流控制振荡器，根据上述控制电流改变振荡频率，将振荡输出作为差动振荡信号输出；以及差动单端转换电路，将上述差动振荡信号转换成单相的上述第1信号。
15.根据权利要求13所述的相位同步电路，其特征在于上述阈值可变反相器，包括多个串联电路，其中，该串联电路是将栅极相互连接、并将漏极相互连接起来的PMOS晶体管和NMOS晶体管的串联电路，该串联电路在上述PMOS晶体管的源极与电源电压之间具有由上述第2信号控制的第1开关，在上述NMOS晶体管的源极与接地之间具有由上述第2信号控制的第2开关，通过将上述多个串联电路的栅极相互连接作为输入端子，将上述多个串联电路的漏极相互连接作为输出端子，上述多个串联电路被并联连接，对上述输入端子输入上述第1信号，从上述输出端子输出上述第3信号。
16.根据权利要求13所述的相位同步电路，其特征在于上述阈值可变反相器，包括经由开关输入上述第1信号的、阈值相互不同的多个反相器，上述开关由第2信号控制，多个反相器，分别在上述开关处于接通状态时输出第3信号。
17.根据权利要求13所述的相位同步电路，其特征在于上述判断电路，包括低通滤波器和比较器，其中，该低通滤波器输出上述第3信号的直流成分；该比较器将上述直流成分与对应于上述预定状态的比较电压进行比较，生成比较结果，上述比较器将上述比较结果作为上述预定结果来使用，新输出上述第2信号。
18.根据权利要求13所述的相位同步电路，其特征在于上述判断电路包括对上述第3信号进行预定期间的计数的计数器，上述计数器将对应于上述预定状态的计数结果作为上述判断结果来使用，新生成上述第2信号。
19.根据权利要求13所述的相位同步电路，其特征在于上述判断电路，包括衰减器和测试器，其中该衰减器在芯片外部以预定状态为基准测量上述第3信号，并输出设定信号；该测试器将上述设定信号作为上述判断结果来使用，新生成上述第2信号。
20.根据权利要求13所述的相位同步电路，其特征在于上述判断电路，包括被输入上述第3信号、输出第4信号的开关，上述开关在上述第3信号处于上述预定状态时成为接通状态。
全文摘要
本发明提供一种即使存在阈值变动因素(工艺、温度、电源电压)，也生成使后续的逻辑电路正确动作的输出信号的逻辑电平转换电路、和使用了它的相位同步电路。在逻辑电平转换电路(5)中，相位同步电路的电压控制振荡器的输出信号(8)被输入到阈值可变反相器(51)。通过低通滤波器(52)取出阈值可变反相器(51)的输出信号(19)的直流成分(10)。直流成分(10)被输入到比较器(53)，在比较器(53)中与比较电压进行比较。基于比较结果，将阈值设定信号(11)输出到阈值可变反相器(51)。阈值可变反相器(51)的阈值根据阈值设定信号(11)被变更，输出信号(8)被转换成输出信号(19)。在比较结果变成预定的状态后，保持阈值设定信号(11)的值，将输出信号(19)作为输出信号(9)输出。
文档编号H03K5/08GK1848682SQ20061007234
公开日2006年10月18日 申请日期2006年4月14日 优先权日2005年4月15日
发明者川本高司, 小久保优, 大岛俊 申请人:株式会社瑞萨科技