专利名称：延迟电路和包含延迟电路的半导体器件的制作方法
技术领域：
本发明通常涉及一种延迟电路。更具体地说，本发明涉及这样的一种延迟电路，其适合于保持恒定的最小延迟时间，即使在延迟电路中的延迟块的数目增加的情况下也是如此，并且只通过所选择的延迟块延迟输入信号。
背景技术：
随着半导体器件操作速度的增加，在半导体器件中的信号之间的特性容限的小差别的影响也会相应地增加。因此，半导体器件经常包括一种具有多个延迟块的延迟电路，这些延迟块适合于准确地控制在信号路径中的信号定时。由各个控制信号控制延迟块，以便调整延迟电路的延迟时间，从而使信号之间的特性容限最优化。
图1是图解常规的延迟电路的方块图。参照图1，该延迟电路包括多个延迟块11到1n。在此，“块”一词是指延迟电路中的一个部分。通常，可由延迟电路中的任意一个部分来构成由“块”所限定的部分。此外，在全篇的文字说明中，使用符号“X1Y到XnY”来表示第一到第n个元件，例如，延迟块11到1n包括第一到第n个延迟块。
延迟块11到1n包括各个开关111到1n1、单位延迟单元112到1n2和驱动器113到1n3。响应控制信号F1到Fn而使能延迟块11到1n以便延迟各个输入信号。延迟块11的输入信号是输入信号“in”，各个延迟块12到1n的输入信号是各个在前延迟块11到1(n-1)的输出信号。所以，延迟块11到1n根据控制信号F1到Fn来延迟输入信号“in”。当根据控制信号F1到Fn来禁能延迟块11到1n时，没有延迟地通过延迟块11到1n来传送输入信号。
为了控制延迟块11到1n是否延迟它们各个输入信号，开关111到1n1包括直接与驱动器113到1n3相连的第一传输路径P111到P1n1以及通过单位延迟单元112到1n2与驱动器113到1n3相连的第二传输路径P112到P1n2。在使能延迟块11到1n时，开关111到1n1通过各个第二传输路径P112到P1n2来传送它们各个输入信号，并在禁能延迟块11到1n时，开关111到1n1通过各个第一传输路径P111到P1n1来传送它们各个输入信号。
单位延迟单元112到1n2通过第二传输路径P112到P1n2分别与驱动器113到1n3相连。单位延迟单元112到1n2将沿着第二传输路径P112到P1n2传送的信号延迟时间单位，并将所得到的延迟的信号传送给驱动器113到1n3。驱动器113到1n3将通过第一传输路径P111到P1n1和第二传输路径P112到P1n2传送的各个信号组合起来，以产生组合信号。然后，驱动器113到1(n-1)3向随后的延迟块12到1n传送各个组合信号。驱动器1n3传送它的作为输出信号“out”的组合信号。
控制信号F1到Fn通常是由使用熔丝程序(fuse program)或模式设置操作(mode setting operation)的信号发生器产生的。
图2是更详细地说明了图1的延迟电路的电路图。
参见图2，开关111到1n1包括用于反转控制信号F1到Fn的反转器(inverter)111到11n，还包括第一NAND门N111到N1n1，用以计算在各个反转了的控制信号/F1到/Fn上和在延迟块11到1n的各个输入信号上的NAND运算，并将所得到的各个输出信号传送到第一传输路径P111到P1n1上。开关111到1n1进而包括各个第二NAND门N112到N1n2，用以计算在各个控制信号F1到Fn上和延迟块11到1n的各个输入信号上的NAND运算，并将所得到的各个输出信号传送到第二传输路径P112到P1n2上。单位延迟单元112到1n2包括用于将输入信号延迟预定的时间单位的元件(未示出)。
驱动器113到1n3包括各个第三NAND门N113到N1n3，用以计算在通过第一传输路径P111到P1n1和第二传输路径P112到P1n2传送的各个信号上的NAND运算，并将所得到的各个输出信号传送到随后的延迟块12到1n中。
下面将参照图3来说明图2的延迟电路的操作。
在图3中，假设在相应的控制信号具有逻辑电平“高”(在图3中表示为“H”)时，使能特定的延迟块的延迟操作，在相应的控制信号具有逻辑电平“低”(在图3中表示为“L”)时，禁能该延迟操作。在图3中，“dn”表示与图2中的每个NAND门相关的延迟，“du”表示与每个单位延迟单元112到1n2相关的延迟。
参见图3，初始，将控制信号F1到Fn施加到具有逻辑电平“低”的各个延迟块11到1n上。结果，就将到延迟块11到1n的输入信号延迟如下。
第一延迟块11接收输入信号“in”，并通过第一NAND门N111产生被延迟了延迟时间dn的反转了的输入信号/in。然后，将从第一NAND门N111得到的输出信号输入到第三NAND门N111中，其进一步延迟来自第一NAND门N111的输出信号，以产生延迟块12的输入信号，而该信号相对于输入信号“in”被延迟了延迟时间“2dn”。延迟块12的输入信号明显地位于结点N1。其余的延迟块1 2到1n按照与延迟块11相同的方式操作，以便将它们各个输入信号延迟一延迟时间“2dn”，并将具有累计延迟时间的信号传送给各个结点N2到Nn。
结果，即使在禁能延迟块11到1n的情况下，输入信号“in”在通过第一到第n个延迟块11到1n的各个第一NAND门N111到N1n1和各个第三NAND门N113到N1n3而传送之后，被延迟了延迟时间“2dn×n”。换句话说，延迟电路的最小延迟时间是“2dn×n”。在此，最小延迟时间是指在禁能所有的延迟块11到1n的情况下，延迟电路延迟输入信号“in”的时间。
仍然参见图3，控制信号F1随后转换到逻辑电平“高”以使能延迟块11。结果，将输入信号“in”延迟如下。
第一延迟块11接收输入信号“in”并产生反转了的输入信号/in，其通过第二NAND门N112和单位延迟单元112而被延迟了延迟时间“dn+du”。从第二NAND门N112得到的输出信号通过第三NAND门N113而被延迟了延迟时间“2dn+du”，并被传送到结点N1。由于禁能其余的延迟块12到1n，因此，它们每一个都进而将输入信号“in”延迟了延迟时间“2dn”，并将具有累积延迟时间的各个输出信号传送到结点N2到Nn。结果，延迟电路将输入信号“in”延迟全部延迟时间“(2dn×n)+du”。
在延迟电路使能“m”个延迟块的情况下，其中m是一个大于1并小于或等于n的自然数，延迟电路将输入信号“in”延迟一延迟时间“(2dn×n)+(du×m)”。
常规的延迟电路将多个延迟块串联起来并调整使能的延迟块的数目，以便将输入信号延迟所希望的延迟时间。
然而，由于延迟电路包括多个串联的延迟块，因此，必须通过所有的延迟块来传送输入信号“in”。这样，即使在延迟电路没有进行延迟操作的情况下，仍然通过所有的延迟块来传送输入信号“in”，这样，输入信号“in”被不必要地延迟了最小的延迟时间。
此外，由于最小的延迟时间随延迟电路中的延迟块的数量成比例地增加，因此，最小延迟时间也随延迟块的数量而增加。
发明内容
本发明选择的实施例提供了一种延迟电路，即使在增加延迟电路中的延迟块的数量的情况下，也能够保持恒定的最小延迟时间，进而，只通过所选择的延迟块就能延迟输入信号。
此外，本发明选择的实施例也提供了一种具有延迟电路的半导体器件，该延迟电路即使是在增加延迟块的数量的情况下也能够保持恒定的最小延迟时间，并且只通过所选择的延迟块就能延迟输入信号。
根据本发明的一个实施例，延迟电路包括多个串联的延迟块和适合于逻辑组合从多个延迟块上传送的输出信号的驱动部分，以产生延迟电路输出信号。多个延迟块中的每一个都接收由紧接在前一延迟块产生的输出信号作为输入信号，并延迟该输入信号以产生输出信号。此外，在根据相应的控制信号来使能延迟块的延迟操作时，多个延迟块中的每一个都向下一个延迟块传送它们各个输出信号，并在根据相应的控制信号禁能延迟块的延迟操作时，向驱动部分传送它们的输入信号。
根据本发明的另一个实施例，延迟电路包括多个串联的延迟块和适合于逻辑组合从多个延迟块上传送的信号的驱动部分，以便产生延迟电路输出信号。多个延迟块中的每一个都接收来自紧接在前一延迟块的输出信号作为输入信号，并在根据相应的控制信号使能延迟块的延迟操作的时候，向下一个延迟块传送输入信号，并延迟该输入信号，并在根据相应的控制信号禁能延迟操作时，将该延迟了的输入信号传送给驱动部分。仍然根据本发明的另一个实施例，一种半导体器件包括延迟电路，该电路适合于根据多个控制信号在多个延迟块中选择延迟块的子集，并且还适合于通过延迟块的子集来延迟一延迟电路的输入信号，并且，还包括控制信号产生电路，该电路适合于产生多个用于选择延迟块子集的控制信号。
下面将参照附图中示出的几个实施例来说明本发明。在全部的附图中，用相同的附图标记表示相同的示例元件、组件或步骤。在这些图中
图1是一个方块图，该图示出了常规的延迟电路。
图2是一个电路图，该图更详细地示出了图1的常规的延迟电路。
图3是一个时序图，该图示出了图2所示的延迟电路的操作。
图4是一个方块图，该图示出了根据本发明的实施例的延迟电路。
图5是一个电路图，该图更详细地示出了图4的延迟电路。
图6是一个时序图，该图示出了图5所示的延迟电路的操作。
图7是一个方块图，该图示出了根据本发明的另一个实施例的延迟电路。
图8是一个电路图，该图更详细地示出了图7的延迟电路。
图9是一个时序图，该图示出了图8所示的延迟电路的操作。
图10是一个方块图，该图根据本发明的实施例示出了包含延迟电路的半导体器件。
具体实施例方式
以下，将参照相应的附图来说明本发明的示范性的实施例。这些实施例是作为讲解用的例子提出来的。本发明的实际范围是由附后的权利要求所规定的。
图4是一个方块图，该图示出了根据本发明的一个实施例的延迟电路。参见图4，该延迟电路包括多个彼此串联的延迟块21到2n以及与延迟块21到2n并联的驱动部分30。延迟块21到2n包括各个开关211到2n1以及单位延迟单元212到2n2。
延迟块21到2n也包括直接与驱动部分30相连的第一传输路径P211到P2n1，还包括第二传输路径P212到P2n2，它们连接在连续的延迟块21到2n之间以及在延迟块2n与驱动部分30之间。由控制信号F1到Fn来使能延迟块21到2n，以延迟它们各个输入信号。延迟块21的输入信号是延迟电路的输入信号“in”，各个延迟块22到2n的输入信号是前一延迟块的输出信号，即，各个延迟块21到2(n-1)的输出信号。在禁能延迟块21到2n之一的情况下，该延迟块将它的输入信号传送给驱动部分30而没有任何更多的延迟。
为了向驱动部分30传送延迟块的输入信号，开关211到2n1包括直接与驱动部分30相连的第一传输路径P211到P2n1，还包括通过单位延迟单元212到2n2与随后的延迟块22到2n相连的第二传输路径P212到P2n2。在使能延迟块21到2n的情况下，开关211到2n1向单位延迟单元212到2n2传送延迟块21到2n的各个输入信号。相反，在用控制信号F1到Fn来禁能延迟块21到2n的情况下，开关211到2n1通过各个第一传输路径P211到P2n1向驱动部分30传送延迟块21到2n的各个输入信号。单位延迟单元212到2n2通过第二传输路径P212到P2n2与随后的延迟块22到2n相连，并将通过第一传输路径P211到P2n1传送的各个信号延迟预定的时间单位，并将所得到的延迟信号传送给驱动部分30。在此，由于延迟块2n是最后的延迟块，因此将第二传输路径P2n2与驱动部分30相连。
将驱动部分30与第一传输路径P211到P2n1和第二传输路径P2n2并联。驱动部分30逻辑组合通过传输路径P211到P2n1和第二传输路径P2n2传送的信号，以产生时间延迟输出信号。
图5是一个电路图，该图更详细地示出了图4的延迟电路。
参见图5，开关211到2n1包括各个反转器121到12n，用以反转控制信号F1到Fn，还包括第一NAND门N211到N2n1，用以对反转了的控制信号/F1到/Fn和延迟块21到2n的各个输入信号计算NAND运算，并将所得到的输出信号传送到第一传输路径P211到P2n1。开关211到2n1进而包括第二NAND门N212到N2n2，用以对控制信号F1到Fn和在各个延迟块21到2n的输入信号计算NAND运算，并将所得到的输出信号传送到第二传输路径P212到P2n2。单位延迟单元212到2n2包括用于将第二传输路径P212到P2n2上的各个信号延迟预定时间单位的元件(未示出)。
驱动部分30与延迟块21到2n相连，并包括NAND门N31到N3n。门N31到N3(n-1)中的每一个都对通过第一传输路径P211到P2(n-1)1之一传送的各个信号和由NAND门N32到N3n的下一个输出的信号计算NAND运算。例如，NAND门N31对通过第一传输路径P211传送的信号和由NAND门N32输出的信号计算NAND运算。另一方面，NAND门N3n对通过第一传输路径P2n1传送的信号和通过第二传输路径P2n2传送的信号计算NAND运算。
下面将参照图6来说明示于图5的延迟电路的操作。
在图6中，假设在相应的控制信号具有逻辑电平“高”(图6中用“H”表示)的情况下，使能特定的延迟块的延迟操作，在相应的控制信号具有逻辑电平“低”(图6中用“L”表示)的情况下，禁能延迟操作。在图6中，“dn”表示与图5中的每个NAND门相关的延迟，“du”表示与每个单位延迟单元212到2n2相关的延迟。
参见图6，控制信号F1到Fn最初具有逻辑电平“低”，因此禁能延迟块21到2n。结果，将延迟块21到2n的各个输入信号延迟如下。
第一延迟块21接收输入信号“in”，并产生反转了的输入信号/in，该信号通过第一NAND门N211而被延迟了延迟时间“dn”。然后，第一延迟块21将所得到的、被延迟并反转了的信号传送给第一传输路径P211，并通过第二NAND门N212和单位延迟单元212产生具有逻辑电平“高”的信号，并通过第二传输路径P212将由单位延迟单元212输出的信号传送给延迟块22。
第二延迟块22接收通过第二传输路径P212传送的、具有逻辑电平“高”的信号，并通过NAND门N221产生具有逻辑电平“低”的信号，将通过NAND门N221产生的信号传送到第一传输路径P221，并通过第二NAND门N222和单位延迟元件222产生具有逻辑电平“高”的信号，并通过第二传输路径P222将此通过第二NAND门N222和单位延迟元件222产生的信号传送给延迟块23。
延迟块23到2n通过各个第二传输路径P222到P2(n-1)2接收由各个延迟块22到2(n-1)输出的信号和各个控制信号F3到Fn，并按照与第二延迟块22相同的方式操作，以便通过第一传输路径P231到P2n1传送具有逻辑电平“低”的各个输出信号，并将具有逻辑电平“高”的各个输出信号传送到第二传输路径P232到P2n2上。
在驱动部分30中的NAND门N32到N3n产生各个具有逻辑电平“高”的输出信号，NAND门N31产生延迟了延迟时间“2dn”的输入信号。
这样，在禁能所有的延迟块21到2n的情况下，输入信号“in”在通过第一延迟块21的第一NAND门N211和驱动部分30的NAND门N31而被传送之后，该输入信号“in”被延迟了延迟时间“2dn”。换句话说，延迟电路的最小延迟时间是“2dn”，它是由第一延迟块21的第一NAND门N211和驱动部分30的NAND门N31产生的。
仍然参见图6，第一控制信号F1随后转换为逻辑电平“高”，以便使能第一延迟块21。结果，将输入信号“in”延迟如下。
第一延迟块21接收输入信号“in”并通过第一NAND门N211产生具有逻辑电平“高”的信号。然后，第一延迟块21通过第一传输路径P211传送由第一NAND门N211输出的信号，并通过第二NAND门N212和单位延迟单元212产生反转了的输入信号/in，该信号被延迟了延迟时间“dn+du”，并向第二传输路径P212传送所得到的、被延迟和反转了的信号。
第二延迟块22接收该被延迟和反转了的信号，通过第一NAND门N221产生延迟了延迟时间“2dn+du”的信号， 并向第一传输路径P221传送这个被延迟了延迟时间“2dn+du”的信号，通过第二NAND门N222和单位延迟单元222产生具有逻辑电平“高”的信号，并向第二传输路径P222传送具有逻辑电平“高”的信号。
延迟块23到2n通过各个第二传输路径P222到P2(n-1)2接收由各个延迟块22到2(n-1)输出的信号和各个控制信号F3到Fn，并按照与第二延迟块22相同的方式操作，以便通过第一传输路径P231到P2n1传送具有逻辑电平“低”的各个输出信号以及向第二传输路径P232到P2n2传送具有逻辑电平“高”的各个输出信号。
驱动部分30的NAND门N33产生具有逻辑电平“高”的信号，NAND门N32产生了被延迟了延迟时间“3dn+du”的、反转了的输入信号/in，并且NAND门N31产生延迟了延迟时间“4dn+du”的输入信号。
相应地，在使能第一延迟块21的情况下，输入信号“in”在通过第一延迟块21、第二延迟块22和NAND门N212、N221、驱动部分30的NAND门N31和N32以及单位延迟单元212而传送之后，该信号被延迟了延迟时间“4dn+du”。
同样地，在延迟电路使能“m”个延迟块21到2m的情况下，其中，“m”是大于或等于1并小于或等于“n”的自然数，通过使能的延迟块21到2m，与使能的延迟块2m的输出端相连的延迟块2(m+1)、NAND门N212到N2m2、N2(m+1)1、驱动部分30的NAND门N31到N3m、以及单位延迟单元212到2m2来传送输入信号“in”，从而使得输入信号“in”的全部延迟为“2dn×(m+1)+du×m”。
图7是一个方块图，该图根据本发明的另一个实施例示出了延迟电路。
参见图7，该延迟电路包括开关部分40，多个彼此串联的延迟块51到5n，与开关部分40并联的驱动部分60，以及多个延迟块51到5n。延迟块51到5n包括开关511到5n1和单位延迟单元512到5n2。
开关部分40包括直接与驱动部分60相连的第一传输路径P41以及与多个延迟块51到5n相连的第二传输路径P42。开关部分40选择是否根据控制信号F(n+1)的逻辑电平来操作整个的延迟电路(即，延迟块51到5n)。具体地说，在根据控制信号F(n+1)禁能延迟电路的情况下，开关部分40通过第一传输路径P41向驱动部分60传送输入信号“in”。与此相反，在根据控制信号F(n+1)使能延迟块51到5n的情况下，开关部分40通过第二传输路径P42向延迟块51到5n传送输入信号“in”。
延迟块51到5n分别与第一传输路径P511到P5n1和第二传输路径P512到P5n2相连，第一传输路径P511到P5n1直接与驱动部分60相连，第二传输路径P512到P5n2与各个下一个延迟块52到5n相连。延迟块51从开关部分40接收输出信号，延迟块52到5n接收通过各个第二传输路径P512到P5(n-1)2传送的信号。在禁能延迟块51到5n的情况下，将来自开关部分40的输出信号没有延迟地直接传送给驱动部分60。否则，来自开关部分40的输出信号至少会被延迟块51到5n中的一个所延迟。
为了在各个延迟块51到5n和驱动部分60之间以及在开关部分40和驱动部分60之间直接传送信号，开关511到5n1包括通过各个延迟单元512到5n2与驱动部分60相连的第一传输路径P511到P5n1，以及与各个随后的延迟块52到5n相连的第二传输路径P512到P5n2。此外，通过第一传输路径P41在开关部分40和驱动部分60之间直接传送信号。
在使能延迟块51到5n的情况下，开关511到5n1向各个第二传输路径P512到P5n2传送通过各个第二传输路径P42和P512到P5(n-1)2接收的信号。相反，在根据控制信号F1到Fn禁能延迟块51到5n的情况下，开关511到5n1通过各个第一传输路径P511到P5n1向驱动部分60传送通过各个第二传输路径P42和P512到P5(n-1)2接收的信号。延迟单元512到5n2通过第一传输路径P511到P5n1与驱动部分60相连，并将开关511到5n1的各个输出信号延迟时间单位，然后将所得到的被延迟了的信号传送给驱动部分60。由于延迟块5n是最后的延迟块，因此，将第二传输路径5n2与驱动部分60相连。
驱动部分60与第一传输路径P41、第一传输路径P511到P5n1以及第二传输路径P5n2相并联，并组合通过传输路径P41、P511到P5n1和P5n2传送的信号，以产生预定时间的延迟输出信号。
在图7中，在各个延迟块51到5n中的延迟单元512到5n2通常提供了彼此不同的延迟时间。然而，这些延迟单元也能够提供相同的延迟时间。
图8是更详细地示出了图7的延迟电路的电路图。
参见图8，开关部分40包括用于反转控制信号F(n+1)的反转器14，以及NAND门N41，用于对反转了的控制信号/F(n+1)和输入信号“in”计算NAND运算，并将所得到的输出信号传送给第一传输路径P41。开关部分40还包括NAND门N42，用于对控制信号F(n+1)和输入信号“in”计算NAND运算，并将所得到的输出信号传送给第二传输路径P42。
各个延迟块51到5n的开关部分511到5n1包括用于反转控制信号F1到Fn的各个反转器151到15n，还包括第一NAND门N511到N5n1，用于对反转了的控制信号/F1到/Fn以及开关部分40和延迟块51到5(n-1)的各个输出信号计算NAND运算，并向第一传输路径P511到P5n1传送所得到的各个输出信号。开关511到5n1进而包括第二NAND门N512到N5n2，用于分别对控制信号F1到Fn和延迟块51到5(n-1)的开关部分40的输出信号计算NAND运算，并将所得到的各个输出信号传送给第二传输路径P512到P5n2。单位延迟单元512到，5n2包括用于将各个输入信号延迟预定的时间单位的元件(未示出)。
驱动部分60包括NAND门N61到N(6n+1)，用于对通过第一传输路径P511到P5n1和P41传送的各个信号以及由上邻接的NAND门输出的信号计算NAND运算。例如，NAND门N6(n+1)对通过第一传输路径P41传送的信号和由NAND门N61输出的信号计算NAND运算。然而，作为例外，NAND门N6n没有接收来自上邻接的NAND门的输入。作为替代，它使用来自延迟块5n的NAND门N5n2的输入以计算NAND运算。
下面将参照图9来说明图8所示的延迟电路的操作。
在图9中，假设在相应的控制信号具有逻辑电平“高”(图9中用“H”表示)的情况下，使能特定的延迟块的延迟操作，并在相应的控制信号具有逻辑电平“低”(图9中用“L”表示)的情况下，禁能该延迟操作。在图9中，“dn”表示与图8中的每个NAND门相关的延迟，“duk”表示与第k个延迟块和单位延迟单元5k2相关的延迟。
参见图9，控制信号F1到F(n+1)起初都具有逻辑电平“低”。因此，开关部分40和延迟块51到5n将输入信号“in”延迟如下。
开关部分40接收输入信号“in”，并产生反转了的输入信号/in，该信号通过NAND门N41而延迟了延迟时间dn，并向第一传输路径P41传送所得到的、被延迟和反转了的信号。此外，开关部分40通过NAND门N42产生具有逻辑电平“高”的信号，并通过第二传输路径P42来传送此通过NAND门N42传送的信号。
延迟块51到5n接收通过各个第二传输路径P42和P512到P5(n-1)2传送的、并具有逻辑电平“高”的各个信号，并通过各个NAND门N511到N5n1和延迟单元511到5n2来产生各个具有逻辑电平“低”的信号。然后，通过各个第一传输路径P511到P5n1来传送通过各个NAND门N511到N5n1和延迟单元511产生的信号。延迟块51到5n通过NAND门N512到N5n2来产生具有逻辑电平“高”的各个信号，并通过各个第二传输路径P512到P5n2来传送具有逻辑电平“高”的信号。
驱动部分60的NAND门N61到N6n通过第二传输路径P512到P5n2接收通过第一传输路径P511到P5n1传送的、具有逻辑电平“高”的各个信号，并产生具有逻辑电平“高”的各个信号，NAND门N6(n+1)产生输出信号“out”，该信号通过NAND门N41和N6(n+1)而被延迟了延迟时间“2dn”这样，在禁能开关部分40和所有的延迟块51到5n的情况下，输入信号“in”在只通过开关部分40的NAND门N61和驱动部分60的NAND门N6(n+1)而传送之后，该输入信号“in”被延迟了延迟时间“2dn”。换句话说，图8所示的延迟电路的最小延迟时间为“2dn”。
其后，控制信号F(n+1)转换为逻辑电平“高”。因此，使能开关部分40并将输入信号“in”延迟如下。
开关部分40接收输入信号“in”，通过NAND门N41产生具有逻辑电平“高”的信号，并向第一传输路径P41传送通过NAND门N41而产生的信号。开关部分40进而通过NAND门N42产生延迟了延迟时间dn的、反转了的输入信号，并通过第二传输路径P42传送延迟和反转了的信号。
第一延迟块51接收通过传输路径P42传送的信号，并通过第一NAND门N511和延迟单元512产生延迟了延迟时间“2dn+du1”的输入信号，以及通过第一传输路径P511传送被延迟了的信号。第一延迟块51进而通过NAND门N512产生一个具有逻辑电平“高”的信号，并通过第二传输路径P512来传送通过NAND门N512产生的信号。
延迟块52到5n接收通过第二传输路径P512到P5(n-1)2传送的、具有逻辑电平“高”的各个信号，并按照与延迟块51相同的方式操作，以便向各个第一传输路径P521到P5n1传送具有逻辑电平“低”的各个信号，并向第二传输路径P522到P5n2传送具有逻辑电平“高”的各个信号。
驱动部分60的NAND门N62到N6n产生被延迟了延迟时间“3dn+du1”的、反转了的输入信号/in，并且NAND门N6(n+1)产生延迟了延迟时间“4dn+du1”的输入信号“in”。
这样，在使能开关部分40的情况下，输入信号“in”在通过使能的开关部分40、第一延迟块51、NAND门N41、N511以及驱动部分60的NAND门N61、N6(n+1)和延迟单元512而被传送之后，该信号被延迟了延迟时间“4dn+du1”。
然后，在第一控制信号F1转换为逻辑电平“高”以便进而使能第一延迟块51的情况下，将输入信号“in”延迟如下。
开关部分40按如上所述的方式操作，以便将具有逻辑电平“高”的信号传送到第一传输路径P41，并将延迟和反转了的输入信号/in传送到第二传输路径P42。
第一延迟块21接收被延迟和反转了的输入信号/in，并通过NAND门N511和延迟单元512产生具有逻辑电平“低”的信号，将通过NAND门N511和延迟单元512产生的信号传送到传输路径P511，并通过第二NAND门N512产生延迟了延迟时间“2dn”的输入信号，并将延迟了的输入信号传送到第二传输路径P512。
第二延迟块22接收被延迟了延迟时间“2dn”的延迟输入信号“in”，并通过NAND门N521和延迟单元522产生延迟了延迟时间“3dn+du2”的、反转了的输入信号/in。然后，第二延迟块22向第一传输路径P521传送通过NAND门N521和延迟单元552产生的、反转了的输入信号/in，通过NAND门N522产生一个具有逻辑电平“高”的信号，并通过第二传输路径P522来传送通过NAND门N522产生的信号。
延迟块53到5n接收通过第二传输路径P522到P5(n-1)2传送的各个信号，并按照与延迟块51相同的方式操作，以便将具有逻辑电平“低”的各个信号传送到各个第一传输路径P531到P5n1，并将具有逻辑电平“高”的信号传送到第二传输路径P532到P5n2。
驱动部分60的NAND门N63到N6n产生具有逻辑电平“高”的信号，NAND门N62产生延迟了延迟时间“4dn+du2”的输入信号，NAND门N61产生延迟了延迟时间“5dn+du2”的、反转了的输入信号/in，NAND门N6(n+1)产生延迟了延迟时间“6dn+du2”的输入信号。
这样，在使能开关部分40和延迟块51的情况下，输入信号“in”在通过被使能的开关部分40、被使能的延迟块51、第二延迟块52、驱动部分60和延迟单元522的NAND门N42、N512、N521、N61、N62和N6(n+1)而被传送之后，该输入信号“in”被延迟了延迟时间“6dn+du2”。
按照上述的相同方式，延迟电路可以根据控制信号来使能开关部分40和“m”个延迟块51到5m(其中，“m”是大于或等于1并小于或等于“n”的自然数)，并通过使能的开关部分40、使能的延迟块51到5m、与使能的延迟块51到5m的输出端相连的延迟块2(m+1)、NAND门N42、N512到N5(m)2、N5(m+1)1、驱动部分60的NAND门N61到N6(m+1)和N6(n+1)以及延迟单元5(m+1)2来传送输入信号“in”，从而将输入信号“in”延迟“2dn×(m+2)+du×(m+1)”的时间。
图10是根据本发明的一个实施例的包括延迟电路的半导体器件的方块图。该半导体器件包括控制信号产生电路70和延迟电路80，后者具有与图4所示的延迟电路相同的结构。因此，不再详细说明延迟电路80。
控制信号产生电路70通常包括模式寄存设置电路(mode register setcircuit)。响应从外部源传送来的编码信号(例如，命令信号和地址信号)，模式寄存设置电路产生多个控制信号F1到Fn，这些控制信号控制延迟电路80的时间延迟。
响应控制信号F1到Fn，延迟电路80改变要使能的延迟块的数量，以便进而改变其延迟时间。结果，延迟电路80将输入信号“in”延迟了改变了的延迟时间，以产生输出信号。换句话说，延迟电路80通过使能了的延迟块和与使能了的延迟块的输出端相连的延迟块来传送输入信号“in”，并将输入信号“in”延迟预定的延迟时间，以产生按照图4描述的输出信号out。
换句话说，图10的半导体器件使用控制信号F1到Fn来改变延迟电路80的延迟时间，并根据改变了的延迟时间来延迟输入信号“in”。
用模式寄存设置电路来实施图10的控制信号产生电路70；然而，如果需要的话，也能用多个熔丝电路(fuse circuit)来实施控制信号产生电路70。也就是说，用熔丝程序(fuse program)来提供和控制多个熔丝电路，以产生多个控制信号。
一般，用图4相关描述的延迟电路作为图10中的延迟电路80；然而，如果需要的话，也能实行图7相关描述的延迟电路。
如上所述，为了防止了不必要的延迟，根据本发明的各种实施例的延迟电路只通过所选择的延迟块来传送输入信号“in”，从而，稳定地支持了半导体器件的高性能操作。
此外，不管延迟块的数量如何，该延迟电路都能保持恒定的最小延迟时间，因而，有可能增加延迟块的数量而不改变延迟电路的最小延迟时间。结果，可将延迟电路的输入信号“in”延迟所要求的时间，并且能使半导体器件中不同信号之间的特性容限最优化。
上述的示范性的实施例只是一些供讲解用的例子。那些通常熟悉工艺技术的人应当知道的是，只要不脱离本发明后面的权利要求所规定的范围，可以在形式和细节上对这些示范性的实施例进行各种修改。
权利要求
1.一种延迟电路，该延迟电路包括多个串联的延迟块；驱动部分，适合于逻辑组合从多个延迟块传送的输出信号，以产生延迟电路输出信号；其中，多个延迟块中的每一个都接收由紧接在前一相应的延迟块产生的、作为输入信号的输出信号，并延迟该输入信号以产生输出信号；其中，在根据相应的控制信号来使能延迟块的延迟操作时，多个延迟块中的每一个都向相应的下一个延迟块传送它的输出信号，并在根据相应的控制信号禁能延迟块的延迟操作时，向驱动部分传送它的输入信号。
2.如权利要求1的电路，其中，多个延迟块中的每一个都包括单位延迟单元，它适合于将延迟块的输入信号延迟预定的延迟时间以产生延迟的输入信号，并向下一个延迟块传送延迟的输入信号；开关部分，适合于在根据相应的控制信号来使能延迟块的延迟操作时，通过单位延迟单元向下一个延迟块传送该延迟块的输入信号，并在根据控制信号禁能延迟块的延迟操作时，向驱动部分传送该延迟块的输入信号。
3.如权利要求2的电路，其中，在多个串联的延迟块中，最后的延迟块的单位延迟单元将它的输入信号延迟预定的延迟时间，以产生最后的延迟输入信号，并向驱动部分传送最后的延迟输入信号。
4.如权利要求2的电路，其中，所述开关部分包括适合于反转相应的控制信号的反转器；第一逻辑门，适合于逻辑组合反转了的控制信号和延迟块的输入信号以产生第一输出信号，并向驱动部分传送第一输出信号；第二逻辑门，适合于逻辑组合相应的控制信号和延迟块的输入信号以产生第二输出信号，并向单位延迟单元传送第二输出信号。
5.如权利要求2的电路，其中，所述驱动部分包括分别与多个延迟块对应的多个逻辑门，其中，多个逻辑门中的每一个都逻辑组合从相应的延迟块的开关部分传送的信号和从与下一个延迟块相应的多个逻辑门之一传送的信号，以产生输出信号。
6.如权利要求5的电路，其中，多个逻辑门之一相应于最后的延迟块；与最后的延迟块相应的逻辑门逻辑组合从最后的延迟块的开关部分上传送的信号和从最后的延迟块的单位延迟单元传送的信号，以产生输出信号。
7.一种延迟电路，包括多个串联的延迟块；驱动部分，适合于逻辑组合从多个延迟块上传送的信号以产生延迟电路输出信号；其中，多个延迟块中的每一个都接收由紧接在前一相应的延迟块产生的、作为输入信号的输出信号，并在根据相应的控制信号来使能延迟块的延迟操作时，向下一个延迟块传送所述输入信号，并在根据相应的控制信号禁能该延迟操作时，延迟该输入信号并向驱动部分传送所述延迟的输入信号。
8.如权利要求7的电路，进而包括第一开关部分，适合于在根据与第一开关部分相关的第一控制信号来使能延迟电路的延迟操作时，向多个延迟块中的第一延迟块传送延迟电路输入信号，还适合于在根据第一控制信号来禁能第一延迟块的延迟操作时，向驱动部分传送延迟电路输入信号。
9.如权利要求8的电路，其中，所述开关部分包括适合于反转第一控制信号的反转器；第一逻辑门，适合于逻辑组合反转了的第一控制信号和延迟电路输入信号以产生第一输出信号，还适合于向驱动部分传送第一输出信号；第二逻辑门，适合于逻辑组合第一控制信号和延迟电路输入信号以产生第二输出信号，还适合于向多个延迟块传送第二输出信号。
10.如权利要求9的电路，其中，多个延迟块中的每一个都包括单位延迟单元，适合于将延迟块的输入信号延迟预定的延迟时间，还适合于向下一个延迟块传送延迟了的输入信号；开关部分，适合于在根据相应的控制信号来使能延迟块的延迟操作时，向下一个延迟块传送该延迟块的输入信号，还适合于在根据控制信号来禁能延迟块的延迟操作时，向驱动部分传送该延迟块的输入信号。
11.如权利要求10的电路，其中，多个延迟块的各个单位延迟单元提供不同的延迟时间。
12.如权利要求10的电路，其中，多个延迟块的各个单位延迟单元提供相同的延迟时间。
13.如权利要求10的电路，其中，在多个延迟块中，最后的延迟块的单位延迟单元将它的输入信号延迟预定的延迟时间，并向驱动部分传送所得到的、延迟的输入信号。
14.如权利要求12的电路，其中，每个延迟块的开关部分包括反转器，适合于反转与延迟块相应的控制信号，以产生反转了的控制信号；第一逻辑门，适合于逻辑组合与延迟块相应的反转的控制信号和延迟块的输入信号，以产生第一输出信号，还适合于向驱动部分传送该第一输出信号；第二逻辑门，适合于逻辑组合与延迟块相应的控制信号和延迟块的输入信号，以产生第二输出信号，还适合于向延迟块的单位延迟单元传送该第二输出信号。
15.如权利要求10的电路，其中，所述驱动部分包括分别与第一开关部分和多个延迟块对应的多个逻辑门，其中，多个逻辑门中的每一个都逻辑组合从第一开关部分或从它的相应的延迟块的开关部分上传送的信号和多个逻辑门中与下一个延迟块相对应的一个逻辑门上传送的信号，以产生延迟电路输出信号。
16.如权利要求15的电路，其中，与最后的延迟块相应的多个逻辑门中的一个逻辑门逻辑组合从最后的延迟块的开关部分上传送的信号和从最后的延迟块的单位延迟部分上传送的信号，以产生延迟电路输出信号。
17.一种半导体器件，包括延迟电路，适合于根据多个控制信号在多个延迟块中选择延迟块的子集，还适合于通过延迟块的子集来对延迟电路输入信号进行延迟；控制信号产生电路，适合于产生用于选择延迟块子集的多个控制信号。
18.如权利要求17的器件，其中，所述控制信号产生电路包括模式寄存设置电路，适合于根据外部编码信号来产生多个控制信号。
19.如权利要求17的器件，其中，所述控制信号产生电路包括多个熔丝电路，该熔丝电路适合于根据熔丝程序来产生控制信号。
20.如权利要求17的器件，其中，所述延迟电路包括多个串联的延迟块；驱动部分，适合于逻辑组合从多个延迟块上传送的信号，以便产生延迟电路输出信号；其中，多个延迟块中的每一个都从紧接在前一延迟块上接收作为输入信号的输出信号，并在根据控制信号使能延迟块的延迟操作时，延迟该输入信号并向下一个延迟块传送该输入信号，并在根据控制信号禁能延迟操作时，向驱动部分传送该输入信号。
21.如权利要求17的器件，其中，所述延迟电路包括多个串联的延迟块；驱动部分，适合于组合从多个延迟块上传送的信号，以产生延迟电路输出信号；其中，多个延迟块中的每一个从紧接在前一延迟块上接收作为输入信号的输出信号，并在根据控制信号使能延迟块的延迟操作时，向下一个延迟块传送该输入信号，并在根据控制信号禁能延迟操作时，该延迟块延迟输入信号并向驱动部分传送该延迟了的输入信号。
全文摘要
本发明公开了一种延迟电路和一种含有该延迟电路的半导体器件。该延迟电路包括多个串联的延迟块和驱动部分，该驱动部分适合于逻辑组合多个延迟块传送的信号，以产生延迟电路输出信号。多个延迟块中的每一个都延迟来自紧接在前一延迟块的输出信号，并在根据控制信号使能延迟操作时，将所得到的、延迟的输出信号传送给下一个延迟块。然而，在根据控制信号禁能延迟块的延迟操作时，该延迟块将紧接在前一延迟块的输出信号传送给驱动部分。
文档编号H03K19/00GK1866739SQ200610071488
公开日2006年11月22日 申请日期2006年3月24日 优先权日2005年5月17日
发明者赵英哲, 金正烈, 金成勋 申请人:三星电子株式会社