专利名称：P型多米诺寄存器的制作方法
技术领域：
本发明涉及动态逻辑电路与寄存器功能(register functions)的装置，特别涉及用以处理复杂逻辑电路输出信号的锁存问题的多米诺输出锁存器(domino output latch)；其中，速度与尺寸(size)对于该复杂逻辑电路为重要的考虑因素。
背景技术：
寄存器已被大量使用在集成电路中，特别当该集成电路具有同步流水线结构(synchronous pipeline architecture)时。寄存器逻辑电路用以暂时保持元件与电路的输出信号一段时间，以便于该输出信号可顺利被其他元件与电路所接收。在一计时系统(clocked system)如流水线结构微处器(pipelinemicroprocessor)中，寄存器用以锁存(latch)及保持某一流水线级(pipeline stage)的输出信号一个时钟周期，以便于后续流水线级中的输入电路可于该时钟周期中接收该输出信号，同时该原流水线级可继续产生新的输出信号。
在现有技术中，放置寄存器于估算电路(evaluation circuits)如多重输入多工器(multiple input multiplexers)或多比特编码器(multi-bit encoders)...等的前后，以暂时保持有关该估算电路的输入信号与输出信号，已是相当普遍的做法。一般来说，寄存器对于本身的设定(setup)与信号维持时间(hold time)均有一定的要求规则，且此种规则会对位于先前流水线级中的估算电路造成限制。此外，每一寄存器皆有其独特的“数据至输出信号(data-to-output)”时间特性，且此种时间特性会对位于后续流水线级中的估算电路造成限制。一寄存器的“工作速度”通常取决于该寄存器的上述“数据至输出信号”时间特性，亦即该寄存器的设定时间(setup time)与“时钟至输出信号(clock-to-output)”时间的总和。
放置传统寄存器于一逻辑估算电路的前后会引入延迟至流水线系统中，进而严重拖慢整体运作速度。具体来说，造成延迟的一个重要原因为，逻辑估算电路需完全配合(satisfied)该“数据至输出信号”时间规则，以确保寄存器输出的稳定。因此，减少延迟以提供各流水线级更多工作时间，并由此提升整体流水线系统(pipeline system)的运作速度，是目前亟需发展的技术。
与本申请一起提出的本申请的相关申请(案号CNTR.2200，申请名称非反相多米诺寄存器Non-inverting Domino Register)已针对该问题提出对策。该相关申请公开非反相多米诺寄存器，该寄存器合并逻辑估算功能(logicevaluation function)与相关的寄存器，以实现较传统技术更短的″时钟至输出信号″时间并同时兼顾输出信号的稳定性。相较于传统的反相多米诺寄存器(inverting domino register)，于该相关申请所公开的技术中，时钟信号变化(transition of the clock signal)至输出信号变化(transition of the output signal)所需反应时间明显缩短。然而，该相关申请所提出的非反相多米诺寄存器仅能相容N沟道逻辑形式的估算逻辑电路。此外，当采用高漏电(leakage)或高噪声(noise)的制程(如90纳米绝缘层上覆硅(silicon-on-insulator，SOI)制程)制造时，该相关申请所提出的非反相多米诺寄存器具有漏电效应(leakage effect)的风险。
因此，改进现有的多米诺寄存器(domino register)以使其保有该相关申请所公开的非反相多米诺寄存器的优点，同时能相容更多形式的多米诺级(domino stage)且适用于高漏电或高噪声环境，是目前所亟需发展的技术。
再者，改进现有的N型多米诺输出锁存器(N-domino output latch)使其保有该相关申请所公开的非反相多米诺寄存器作为锁存器使用时的优点，同时能相容更多形式的多米诺级且适用于高漏电或高噪声环境，是目前所亟需发展的技术。
此外，改进现有的P型多米诺电路(P-domino circuit)，使其在作为锁存器使用时(when employed as latch)保有该相关申请所公开的非反相多米诺寄存器的优点，并同时经最佳化设计以适用于针对高漏电或高噪声环境，是目前所亟需发展的技术。
发明内容
本发明的一实施例提供一种P型多米诺寄存器，此P型多米诺寄存器包含一多米诺级、一写入级(write stage)、一反相器(inverter)、一低态维持路径(lowkeeper path)，一高态维持路径(high keeper path)以及一输出级(output stage)。该多米诺级与一脉冲时钟信号(pulsed clock signal)耦合，并根据至少一个数据信号以及该脉冲时钟信号的状态估算一逻辑函数(evaluate a logic function)当该脉冲时钟信号为高态(high)时，该多米诺级预充电(pre-charge)经预充电的节点(pre-charged node)成为低态(low)；当该脉冲时钟信号为低态时，若该逻辑函数执行成功(if the logic function evaluates)，该多米诺级就放电(discharge)该经预充电的节点至高态，而若该逻辑函数执行不成功(ifthe logic function failsto evaluate)，该多米诺级就维持该经预充电的节点于低态。应注意的是，当该脉冲信号为高态时，该至少一个数据信号的设定状态(setup state)会被提供至该多米诺级。该写入级与该多米诺级耦合并根据该脉冲时钟信号而动作若该经预充电的节点转换至高态，则该写入级拉低第一初步输出节点(firstpreliminary output node)至低态；若该经预充电的节点维持于低态，则该写入级拉高该第一初步输出节点至高态。该反相器具有一输入端以及一输出端，其中，该输入端与该第一初步输出节点耦合且该输出端与第二初步输出节点耦合。当该脉冲时钟信号以及该第二初步输出节点皆为高态时，该低态维持路径(low keeper path)被致能并维持该第一初步输出节点于低态，除此之外该低态维持路径被禁能。当该第二初步输出节点以及该经预充电的节点皆为低态时，该高态维持路径(high keeper path)被致能并维持该第一初步输出节点于高态；除此之外该高态维持路径被禁能。该输出级根据该经预充电的节点与该第二初步输出节点的状态产生一输出信号。
本发明的另一实施例提供一种P型多米诺锁存电路(P-domino latchingcircuit)。该P型多米诺锁存电路包含一估算电路(evaluation circuit)、一写入电路、一反相器，一维持电路(keeper circuit)以及一输出电路。该估算电路从一信号源接收一脉冲时钟信号；当该脉冲时钟信号为高态时，该估算电路预充电第一节点成为低态，而当该脉冲时钟信号转换为低态时，该估算电路根据一或多个数据信号(data signal)估算一逻辑函数，以控制该第一节点的状态；其中，该数据信号当该脉冲时钟信号为高态时被建立并设定(set up)，且当该脉冲时钟信号转换至低态时，该数据信号会被暂存(registered)，直至经过该脉冲时钟信号的一个完整周期(cycle)。该写入电路与该第一节点耦合并接收该脉冲时钟信号。当该脉冲时钟信号转换至低态时，若该第一节点为高态则该写入电路转换第二节点至低态，而若该第一节点维持于低态则该写入电路转换该第二节点至高态。该反相器具有一输入端以及一输出端，其中，该输入端与该第二节点耦合且该输出端与第三节点耦合。该维持电路(keeper circuit)于该第三节点以及该脉冲时钟信号皆为高态时，维持该第二节点于低态，并于该第三节以及该第一节点皆为低态时，维持该第二节点于高态。该输出电路根据该第一以及第三节点的状态产生一输出信号。
本发明的第三实施例提供一种用以暂存一或多个输入数据信号的方法。该方法包含当一脉冲时钟信号为高态时预充电第一节点成为低态；当该脉冲时钟信号为高态时，建立并设定(set up)一或多个输入数据信号的状态，以便于将一对应的输出信号暂存于该脉冲时钟信号的下一完整周期中；当该脉冲时钟信号为低态时，根据该一或多个输入数据信号估算一逻辑函数以控制该第一节点的状态；当该脉冲时钟信号为低态时，利用该第一节点的状态控制第二节点的状态；定义该第二节点的反相状态(inverted state)为第三节点的状态；当该第一以及第三节点皆为低态时，致能一高态维持路径以维持该第二节点于高态，除此之外则禁能该高态维持路径；当该近似对称的时钟信号以及该第三节点皆为高态时，致能一低态维持路径以维持该第二节点于低态，除此之外则禁能该高态维持路径；以及当该脉冲时钟信号为高态时，根据该第一以及第三节点的状态锁存位于一输出节点的该输出信号的状态。
图1所示为根据本发明的相关申请(本申请中所引用者)所公开的技术建构的一非反相多米诺寄存器的示意图；图2所示为一时序图，说明在图1、图3、图4以及图5中所示的非反相多米诺寄存器的运作方式；图3所示为根据本发明的一实施例所建构的无针脚非反相多米诺寄存器的示意图；图4所示为根据本发明的另一实施例所建构的具有改进式存储级的非反相多米诺寄存器的示意图；图5所示为根据本发明的另一实施例所建构的无针脚非反相多米诺寄存器的示意图，其中，该无针脚非反相多米诺寄存器使用图4中所示的改进式存储级；图6所示为一时序图，说明图1、图3、图4以及图5中所示的非反相多米诺寄存器根据本发明的一脉冲时钟实施例(pulsed clock embodiment)实现后的运作方式，其目的为最小化维持时间；
图7所示为一时序图，说明图1、图3、图4以及图5中所示的N型多米诺锁存器的运作方式；图8所示为根据本发明的另一实施例所建构的P型多米诺电路的示意图；图9所示为一时序图，说明图8中所示的P型多米诺电路在用作为本发明的一P型多米诺寄存器实施例时的运作方式；以及图10所示为一时序图，说明图8中所示的P型多米诺电路在用作为本发明的一P型多米诺锁存器实施例时的运作方式。
主要元件符号说明100 非反相多米诺寄存器 P1元件103 节点组 P2元件104 估算逻辑电路 P3元件105 节点 P4元件107 第一中间输出节点 N2元件109 弱效维持电路 N3元件109A 反相器 N4元件109B 反相器 N5元件111 第二中间输出节点 N6元件113 输出节点 VDD 电压源300 非反相多米诺寄存器 CLK 输入时钟信号301 估算逻辑电路 DATAN 数据信号组400 非反相多米诺寄存器 TOP 信号401 反相器 QII 第一中间输出信号403 与非门 QI第二中间输出信号500 非反相多米诺寄存器 Q 输出信号800 P型多米诺电路 N1元件801 节点 U1反相器803 节点 U2反相器805 节点 U3或非门807 节点 PH1B 时钟信号TOPB 信号 DB数据信号QIIB 第一中间输出信号 QIB 第二中间输出信号
QB 输出信号具体实施方式
以下关于本发明的详细叙述，使本领域技术人员可根据文中所介绍的应用以及相关规则，制造并使用本发明所公开的技术。应注意的是，以下所详述的实施方式仅为本发明的优选实施例，而本发明本身则可有其他的实施方式，本领域技术人员可了解本发明其他的修正与改进。因此，以下所详述的实施方式以及图中所示不应用于限制本发明的范围，其仅为本发明部分的实施例而非用于限制本发明的精神与范围。
速度、尺寸大小以及稳定度等一向为评估逻辑电路性能的关键指标。本发明的发明者基于产业对于能相容不同形式的逻辑电路，且能适用于高漏电或高噪声环境的输出信号锁存和/或寄存技术的需求而公开本发明。本发明的发明者已公开一具有较短的“数据至输出信号”时间、输出信号稳定，能相容不同形式的估算逻辑电路且能适用于高漏电或高噪声环境的非反相多米诺寄存器以及相关的N型与P型多米诺锁存器。该技术将配合图1至图5进行详细说明。当被运用于大量依靠寄存器与多米诺逻辑电路以在各级间传输数据的流水线结构中时，根据本发明的实施例所建构的寄存器与多米诺锁存器可大幅地提高整体元件运作速度。相较于传统技术，本发明能以更为轻薄短小的元件实现且适用于高漏电与高噪声的制程；同时，本发明可兼顾对运作速度的需求，并避免使用大尺寸元件克服维持元件(keeper devices)的需要。
参阅图1所示，其为根据本发明的相关申请(案号CNTR.2200)所公开的技术建构的非反相多米诺寄存器100。该非反相多米诺寄存器100包含一由P沟道(P-channel)元件P1、N沟道(N-channel)元件N2以及估算逻辑电路104的堆迭结构所构成的逻辑估算输入级(或称多米诺级)。该元件P1以及N2为互补的估算元件并与该估算逻辑电路104的两端分别耦合。该估算逻辑电路104可为简单的单一N沟道元件或采用复杂的设计，由所需估算的逻辑函数而定。该元件P1的源极以及漏极分别与一电压源VDD以及一节点105耦合；其中，该节点105可提供一信号TOP。该估算逻辑电路104耦合于该节点105与该元件N2的漏极之间，且其漏极与地面耦合。一输入时钟信号CLK经由一节点101被提供至该元件P1与N2的栅极(gate)。包含N个(N为任意正整数)节点的节点组103提供N个输入信号DATA至该估算逻辑电路104。
该非反相多米诺寄存器100的多米诺级放置于一存储级(storage stage)之前，其中，该存储级包含元件P2、N3、N4，以及一弱效维持电路(weak keepercircuit)109。该元件P2、N3与N4可视为“写入级”，而该维持电路109则可视为放置于存储级内的维持级(keeper stage)。该节点101与该元件N3的栅极(gate)耦合，且该节点105与该元件P2与N4的栅极耦合。该元件P2的源极以及漏极分别与该电压源VDD以及第一中间输出节点(first intermediateoutput node)107耦合；其中，该第一中间输出节点107可提供第一中间输出信号(first intermediate output signal)QII。该第一中间输出节点107分别与该元件N3的漏极、反相器109A的输入端以及另一反相器109B的输出端耦合。该反相器109A的输出端与第二中间输出节点(second intermediate outputnode)111耦合；其中，该第二中间输出节点111可提供与该反相器109B的输入端耦合的第二中间输出信号(second intermediate output signal)QI。该反相器109A与109B互相耦合(cross-coupled)于该节点107与111之间，并据此形成该弱效维持电路109。该元件N3的源极与该元件N4的漏极耦合，而该元件N4的源极则与地面耦合。
该非反相多米诺寄存器100的存储级放置于一额外输出级之前；其中，该输出级包含P沟道元件P3与P4以及N沟道元件N5与N6。该节点105与该元件P4与N6的栅极耦合，且该节点111与该元件P3与N5的栅极耦合。该元件P3与P4的源极与该电压源VDD耦合，而其漏极则彼此耦合于一输出节点113；其中，该节点113可提供一输出信号Q。该输出节点113与该元件N5的漏极耦合；该元件N5的源极与该元件N6的漏极耦合，而该元件N6的源极则与地面耦合。应注意的是的是，以功能而言，该P沟道元件可视为拉高元件(pull-up device)，而该N沟道元件可视为拉低元件(pull-down device)。
参阅图2所示，其为用以说明该非反相多米诺寄存器100的运作情形的时序图(timing diagram)；如图中所示，如CLK、DATAN、TOP、QII，QI以及Q的信号以虚线表示。应注意的是，图2中仅示出相对过渡时间(relativetransition time)而省略延迟(delay)；此外，图中以单一信号图示DATAN，表示一组N个数据信号DATA的集合。如图所示，当该组数据信号DATA的总状态(collective state)令该估算逻辑电路104执行估算工作(evaluates)并因此拉低该信号TOP至低态时，该数据信号组DATAN将为(asserted)高态；当该组数据信号DATA的状态令该估算逻辑电路104不执行估算工作(fails to evaluate)并因此维持该信号TOP于高态时，该数据信号组DATAN将为低态。亦即，当“执行估算工作”时，该估算逻辑电路104令该信号TOP自原本经预充电的高态转换至低态；当“不执行估算工作”时，该估算逻辑电路104维持该信号TOP于原本经预充电的高态。如图所示，于时间点T0时该输入时钟信号CLK为初始低态，此时该元件N2关闭且该元件P1启动，并因此使得该多米诺级预充电该信号TOP成为高态，以便于该估算逻辑电路104估算该数据信号组DATAN；当该输入时钟信号CLK转换至高态时该估算工作执行，且应注意的是，于初始时该数据信号组DATAN为高态。经预充电后，该信号TOP启动该元件N4以及N6。此时该输出信号QII仍为其先前状态(在此即为其初始低态)，并由该维持电路109继续维持该输出信号QII于该状态。此外，于初始时该输出信号QI为高态并因此启动该元件N5，据此通过该元件N5以及N6拉低该输出信号Q至低态。
于时间点T1时，该输入时钟信号CLK转换至高态，又此时该数据信号组DATAN为高态，故使得该信号TOP放电成为低态。更进一步说明，此时该元件N2启动且该估算逻辑电路104执行估算工作，因此拉低该信号TOP至低态并经由该元件N2而传至地面(to ground)。该元件P2拉高该输出信号QII至高态，且该元件P4拉高该输出信号Q至高态。应注意的是，该输出信号QII与Q皆于时间点T1附近(at about the same time T1)被拉高至高态，而该输出信号QI则由该反相器109A拉低至低态。该元件P3与N5的动作由位于该维持电路109的输出端的该输出信号QI的反相状态(inverted state)控制当该输出信号QI为高态时，元件P3关闭而元件N5启动；当该输出信号QI为低态时，元件P3启动而元件N5关闭。于下一时间点T2时，该输入时钟信号CLK接着转换至低态且该信号TOP再度被预充电成为高态。此时，该元件P2与N3关闭，以使得该第一中间输出节点107维持于原状态(is notdriven to either state)。此外，由于该维持电路109维持该输出信号QI与QII的状态不变，因此在该输入时钟信号CLK此半个周期剩余的时间中(theremainder of the half cycle of CLK)，该输出信号Q与QII维持为高态且该输出信号QI维持为低态。
如图所示，于时间点T3时，该输入时钟信号CLK仍为低态而该数据信号组DATAN转换至低态。于时间点T4时，该数据信号组DATAN为低态而该输入时钟信号CLK则将会转换至高态。此时该估算逻辑电路104不执行估算工作，故该信号TOP维持于高态，且该数据信号组DATAN以及输入时钟信号CLK分别为低态以及高态。该输入时钟信号CLK与信号TOP分别启动该元件N3与N4，因此使得该输出信号QII将于时间点T4附近转换至低态，并据此令该反相器109A拉高该输出信号QI至高态。此外，该信号TOP维持于高态使得该元件N6维持于启动状态。该输出信号QI启动该元件N5并关闭该元件P3，据此令该元件N5与N6拉低该输出信号Q至低态。于时间点T5时，该输入时钟信号CLK接着转换至低态并因此再度拉高该信号TOP至高态；该维持电路109则动作以维持该输出信号QII与QI的状态不变。由于该输出信号QI维持该元件N5于启动状态，且该信号TOP维持该元件N6于启动状态，因此该输出信号Q在该输入时钟信号CLK此次周期剩余的时间中(the remainder of the cycle of CLK)将维持于低态。
当该估算逻辑电路104执行估算工作并因此放电该信号TOP成为低态时，该输出信号Q可快速自低态转换至高态，以响应该输入时钟信号CLK状态的拉高。该元件N2与P4中存在一轻微可忽略的延迟并因此造成输出信号的转换。当该估算逻辑电路104不执行估算工作并因此维持该信号TOP于高态时，在一轻微延迟发生在该元件N3、N5以及反相器109A后，该输出信号Q自高态转换至低态以响应该输入时钟信号CLK状态的拉高。由于该反相器109A不须要求尺寸亦不须具有缓冲器的功能(perform the function of abuffer)，因此发生在该反相器109A中的延迟可通过将该反相器109A实现为一相对较小(具有最小电容量值)的元件而加以最小化。在本发明的另一实施例中，可通过以比例化的逻辑元件(例如较大的P元件与较小的N元件)实现该反相器109A以达到最小化延迟的目的。如本领域技术人员所知，在该非反相多米诺寄存器100中，该输出信号Q可快速转换状态以响应该输入时钟信号CLK状态的转换。当输出必须为或必须不为非反相时，该非反相多米诺寄存器100的“数据至输出信号”执行速度超出传统技术甚多。此外，该非反相多米诺寄存器100通过外加一输出反相器或缓冲器(图中未示出)，可轻易转换成反相多米诺寄存器。
通过以上有关图1中的电路100运作方式的叙述，本领域技术人员可了解，由于该估算逻辑电路104的功用为快速将该信号TOP自经预充电的高态转换至低态，因此本发明的一实施例采用比例化的P元件与N元件建构估算逻辑电路；在该实施例中，所采用的是强效N元件与弱效P元件，并据此实现加快运作速度的效果。
本申请的相关申请(案号CNTR.2200)已示范说明可作为该估算逻辑电路104使用的AND与OR逻辑(在本申请中未示出)。该相关申请中已尝试任何可行的AND与OR逻辑的电路组合，以及任何其他复杂逻辑估算电路例如多输入多工器(multiple input multiplexers)、多比特编码器(multi-bit encoder)等。对于该非反相多米诺寄存器100而言，任何简单或复杂设计的估算逻辑电路皆可用以替代该估算逻辑电路104，并仍保有该寄存器100在速度与电力消耗上的优点。该相关申请中所提供的AND与OR逻辑电路仅为示范性举例，其目的为说明诚如本领域技术人员所知，该估算逻辑电路104亦可为任何复杂逻辑估算电路。然而，该非反相多米诺寄存器100在应用上的一潜在限制为，其对于该估算逻辑电路104的相容性较低，通常仅相容N沟道逻辑形式。然而，N沟道逻辑电路的缺点为其输入噪声容限较低。
参阅图3所示，其为根据本发明另一实施例所建构的非反相多米诺寄存器300的示意图。该非反相多米诺寄存器300的基本结构类似于该非反相多米诺寄存器100，所不同者仅为，在该非反相多米诺寄存器300中，由P沟道元件P1与N沟道元件N2的堆迭结构以及估算逻辑电路104所组成的逻辑估算输入级(或称多米诺级)，已经过重新排列而成为一“无针脚(footless)”构造，且该估算逻辑电路104已由估算逻辑电路301所取代。该元件P1与N2为互补的估算元件且互相耦合于该节点105处；其中，该节点105可提供信号TOP。在此例中，该元件N2的漏极以及源极分别与该节点105以及该估算逻辑电路301的顶端或上端耦合；而该估算逻辑电路301的底端或下端则与地面耦合。据此，该估算逻辑电路301放置于该元件P1与N2的堆迭结构的针脚处(located at the foot of the P1/N2 stack)，而非耦合于该元件P1与N2之间。本实施例的运作方式与先前实施例大致相同，且图2中所示的时序图可适用于该非反相多米诺寄存器300。
该估算逻辑电路301可采用与该估算逻辑电路104相似的结构。然而如本领域技术人员所知，该估算逻辑电路301在实现时可采用互补金属氧化物半导体(CMOS)逻辑电路取代前述的N沟道逻辑电路，而仍适用图2中所示的时序图。互补金属氧化物半导体逻辑电路的输入噪声容限远高于N沟道逻辑电路，故当采用互补金属氧化物半导体逻辑电路于多米诺级时，该非反相多米诺寄存器300的输入噪声容限远高于该非反相多米诺寄存器100。
当使用高漏电或高噪声制程如90纳米绝缘层上覆硅制程等制作时，该非反相多米诺寄存器100与300皆会有漏电效应问题。当制程尺寸微缩至90纳米时，漏电现象成为一重要课题。由于其较短的沟道长度，微缩制程具有较严重的漏电问题。因此，对于该寄存器100与300而言，为了将一新状态写入至该存储级的节点107内，必须克服(overcome)位于反馈反相器中的一弱效元件(weak device)(以该反相器109B为例，为转换状态至低态，须克服一弱效P沟道元件，且为转换状态至高态，须克服一弱效N沟道元件)。然而，为了克服元件则需牺牲速度与电流。此外，当采用高漏电或高噪声的制程时，该反馈反相器109B中的弱效P型与N型元件需制作成较大的体积，以使得在发生漏电或噪声的同时仍能维持输出节点的状态。
应注意的是，举例而言，当该输入时钟信号CLK为低态时，该存储节点107(其输出信号为QII)完全不受该输入级的影响。此时，该输出信号QII仅受该维持反馈反相器109B，包含该反相器109B内部的弱效N型与P型元件(图中未示出)控制。然而，微缩制程尺寸时所伴随的益加严重的漏电现象会使得该元件P2与N3中出现更大的漏电流，因此位于该反相器109B中的N型与P型元件必须制作成较大的体积以克服该漏电问题。例如，当该输出信号QII为高态时，该漏电流经由元件N3与N4流至地面，因此位于该反相器109B中的P型元件须具足够体积以提供足够电流供克服漏电之用，并据以维持该输出信号QII于高态。当采用具高漏电或高电流且元件为关闭状态的制程时，需要较大体积的元件以维持所需的状态。然而，由于当欲写入一新状态时，必须克服用以维持原状态的元件，故愈大尺寸的元件会益发降低系统整体的执行速度。为弥补速度上的损失，该存储级元件P2、N3以及N4必须制作成较大的体积以克服位于该反馈反相器109B内的大尺寸元件以便于写入新状态。然而，如此则无可避免地将增加整体电路体积。
参阅图4所示，其为根据本发明的另一实施例所建构的具改进式维持电路的非反相多米诺寄存器400的示意图；其中，该非反相多米诺寄存器400包含一输入多米诺级以及随后的一存储级与一输出级。该寄存器400的多米诺级以及存储级的前段与该寄存器100类似；其维持电路则经过修改并通过省去该克服元件步骤的方式增加速度与电流方面的效能。该多米诺级包含P沟道元件P1与N沟道元件N2的堆迭结构以及该估算逻辑电路104。与前例相同，该元件P1与N2为互补的估算元件，并互相耦合在位于电压源VDD以及地面之间的该估算逻辑电路104的任一端。该元件P1的源极以及漏极分别与该电压源VDD以及节点105耦合；其中，该节点105可提供该信号TOP。该估算逻辑电路104耦合于该节点105与该元件N2的漏极之间；其中，该元件N2的源极与地面耦合。该输入时钟信号CLK由该节点101提供至该元件P1、N2以及N3。一具有N个节点的节点组103提供N个输入数据信号DATA至该估算逻辑电路104。如同前例，用以提供信号TOP的该节点105分别与该元件P2与N4的栅极耦合。该存储级的前段的构造类似于前例中的写入级；其中，该构造包含元件P2、N3以及N4的堆迭结构。该元件P2的源极以及漏极分别与该电压源VDD以及该节点107耦合；其中，该节点107可发展该第一中间输出信号QII。该元件N3的漏极以及源极分别与该节点107以及该元件N4的漏极耦合；其中，该元件N4的源极与地面耦合。
该非反相多米诺寄存器400的存储级包含该写入级、一维持级(keeperstage)以及一反相器401；其中，该写入级包含该元件P3、P4以及N5，且该维持级包含该元件P3、P4以及N3。一输出级放置于该存储级之后；如图所示，该输出级包含一双输入与非门(two-input NAND gate)403。在此例中，该元件P3的源极以及漏极分别与该电压源VDD以及该元件P4的源极耦合；其中，该元件P4的漏极于该节点107处与该元件N5的漏极耦合。该元件N5的源极与该元件N4的漏极耦合，且该元件N4更进一步与该元件N3的源极耦合。可提供输入时钟信号CLK的节点101与该元件P4的栅极耦合。可发展第一中间输出信号QII的节点107与该反相器401的输入端耦合；其中，该反相器401的输出端与可发展第二中间输出信号QI的节点111耦合。该节点111分别与该元件P3与N5的栅极耦合，同时与该与非门403的一输入端耦合。可提供信号TOP的节点105与该与非门403的另一输入端耦合；其中，该与非门403自其输出端提供该输出信号Q。
图2中的时序图可大致上适用于该非反相多米诺寄存器400。所应注意的仅仅是，一些时序上的微小误差以及微小的延迟被忽略(例如，发生于该反相器401和与非门403中的延迟即被忽略)。如同前例的讨轮，首先假设该输出信号QII于初始时为低态而将会转换至高态。参阅图2所示，于时间点T0时，该输入时钟信号CLK、输出信号Q与QII为初始低态，且该输出信号QI为初始高态。由于该输入时钟信号CLK为低态，该元件P1启动且该信号TOP经预充电成为高态，并因此启动该元件N4。由于该输出信号QI与信号TOP皆为高态，位于该与非门403的输出端的该输出信号Q为初始低态。当该输入时钟信号CLK为低态且该输出信号QI为高态时，该元件N5启动、该元件P3关闭且该元件P4启动。此时，该元件N5与N4皆为启动状态，并因此提供一“低态”维持路径(low state keeper path)给该节点107至地面，据此维持该输出信号QII于低态。每当该第二初步输出节点111以及经预充电的节点105皆为高态时，该低态维持路径被致能，除此之外该低态维持路径被禁能。
于时间点T1时，该输入时钟信号CLK转换至高态，使得该元件N2启动，并因此令该估算逻辑电路104执行针对该数据信号DATA的运算元(operand)的估算工作。如同前例，图中以一数据信号组DATAN代表一组N个输入数据信号DATA的运算元。该数据信号组DATAN于初始时为高态，并使得该估算逻辑电路104将该节点105与元件N2的漏极耦合；估算逻辑电路104的该动作使得该元件N2拉低该信号TOP至低态，并进而使得该与非门403将于时间点T1附近(当该与非门403中出现一短暂延迟后)拉高该输出信号Q至高态。该信号TOP转换至低态使得该元件N4关闭并因此禁能该低态维持路径；其中，该低态维持路径自该元件N5经过该元件N4而至地面。此外，该信号TOP转换至低态亦使得该元件P2关闭，并因此令该输出信号QII于时间点T1附近被拉高至高态。当该输出信号QII于时间点T1转换至高态时，该反相器301拉低该输出信号QI至低态，据此启动该元件P3并关闭该元件N5。当该输出信号QI为低态时，该输出信号Q维持于低态。
在此例中，当该信号TOP转换至低态时，该元件N4关闭并因此禁能通过该元件N5的该低态维持路径。此时，由于该元件N4为关闭状态，该元件P2不需克服该元件N5即可拉高该输出信号QII至高态。每当该输出信号QII需被自低态拉高至高态以响应该估算工作的执行(使得该信号TOP被拉低至低态)时，由于该元件N4为关闭状态，该低态维持路径必被禁能，因此该存储级内的写入级不需克服任何维持元件(keeper device)即可完成写入工作。
于时间点T2时，该输入时钟信号CLK接着转换至低态且该信号TOP再度被预充电成为高态。同时，该元件P4于时间点T2被启动，并因此提供一“高态”维持路径以维持该输出信号QII于高态；其中，该高态维持路径自该节点107通过该元件P4与P3而至该电压源VDD。每当该经预充电节点105以及第二初步输出节点111皆为高态时，该高态维持路径被致能，除此之外该高态维持路径被禁能。因此当该信号TOP于时间点T2转换至高态时，该输出信号QII维持于高态并因此维持该输出信号QI于低态，据此维持该输出信号Q的状态。该信号TOP转换至高态使得该元件N4于时间点T2附近再度启动，然而由于该输出信号QI为低态，该元件N5被关闭，并因此在此次周期的剩余时间内，该低态维持路径将维持于禁能状态。
于时间点T3时，该数据信号组DATAN转换至低态；于时间点T4时，该数据信号组DATAN仍为低态且该输入时钟信号CLK接着转换至高态，因此使得该估算逻辑电路104不执行估算工作。据此，于时间点T4时该信号TOP维持于高态并因此令该元件N4维持于启动状态。该输入时钟信号CLK转换至高态使得该元件P4关闭且该元件N3启动。该元件P4关闭使得自节点107至电压源VDD的高态维持路径禁能；同时，由于该元件N3与N4皆为启动状态，使得该输出信号QII被拉低至低态。由于该元件P4关闭，该元件N3与N4不需克服任何元件(包括该弱效维持元件)即可拉低该输出信号QII至低态。每当该输出信号QII需被自高态拉低至低态以响应估算工作的“不”执行(使得该信号TOP维持于高态)时，由于该元件P4为关闭状态，该高态维持路径必被禁能，因此该存储级内的写入级不需克服任何维持元件即可完成写入工作。该反相器401于时间点T4附近拉高输出信号QI至高态以响应输出信号QII的转换至低态。由于该输出信号QI与信号TOP皆为高态，该与非门403于时间点T4附近拉低该输出信号Q至低态。此外，该输出信号QI转换至高态使得该元件N5启动且该元件P3关闭，因此使得该高态维持路径被禁能且该通过元件N5与N4的低态维持路径再度被致能。于时间点T5时，该输入时钟信号CLK接着转换至低态并因此使得该元件N3关闭，然而此时由于该元件N5与N4仍为启动状态，因此该输出信号QII仍由该低态维持路径维持于低态。同时，该信号TOP与该输出信号QI皆维持于高态，因此在该时钟输入信号CLK此次周期的剩余时间内，该输出信号Q将维持于低态。
该非反相多米诺寄存器400采用一改进式技术，以禁能弱效维持反馈元件，并由此省去在写入新状态时所需的克服维持元件内的强效元件的动作。因此，虽然该元件P3与N5需制作成较大体积以克服漏电问题并维持所需状态，然而当写入一新状态至该存储节点107(给输出信号QII)时，该元件P3与N5为禁能状态，故对于执行速度并无影响。同时，由于当写入一新状态给该输出信号QII时不需克服反馈维持电路，因此该元件P2与N3仅需制作成一般尺寸即可。该非反相多米诺寄存器400的“维持元件”仅作为存储状态之用。进一步说明，该反馈元件仅被致能以维持当时的状态，而当一新状态需被写入时该反馈元件即被禁能。
参阅图5所示，其为根据本发明的另一实施例所建构的无针脚(footless)非反相多米诺寄存器500的示意图；其中，该无针脚非反相多米诺寄存器500采用该寄存器400的改进式维持级(keeper stage)。该非反相多米诺寄存器500的结构大致类似于该非反相多米诺寄存器400，所不同的仅仅是，在该非反相多米诺寄存器500中，由P沟道元件P1与N沟道元件N2的堆迭结构以及估算逻辑电路104所组成的逻辑估算输入级(或称多米诺级)，已经过重新排列而成为一“无针脚(footless)”构造，且该估算逻辑电路104已由估算逻辑电路301所取代。该寄存器500相对于该寄存器400所做的改变类似于该寄存器300对于该寄存器100所做的改变。如此，则在实现时该寄存器500的估算逻辑电路301即能以互补金属氧化物半导体逻辑电路取代N沟道逻辑电路，并因此仍可适用图2中所示的时序图。如前所述，相较于N沟道逻辑电路，互补金属氧化物半导体逻辑电路具有较高的输入噪声容限，因此当采用互补金属氧化物半导体于多米诺级时，该非反相多米诺寄存器500的输入噪声容限较该非反相多米诺寄存器400为高。
相较于传统技术，根据本发明的实施例所建构的非反相多米诺寄存器具有较短的“时钟至输出”时间且同时保有输出信号Q的稳定性。此外，该非反向多米诺寄存器的存储级可进一步改进，以在高漏电环境中仍可采用尺寸小、速度快的元件，而无须如传统技术那样因为需要克服强效维持元件而必须牺牲速度与体积。此项特性令该非反相多米诺寄存器得以采用高漏电或高噪声制程如90纳米绝缘层上覆硅制程等制作，并同时维持效能不因漏电问题而降低。因此，本发明所公开的技术，能够在不牺牲效能的前提下同时兼具微缩制程的优点，如优选的尺寸、电压以及电力损耗等。
图2至图5中所示的本发明的实施例皆须具有数据维持时间(data holdtime requirement)；该数据维持时间为位于该节点101的时钟信号CLK的工作周期的其中一项功能。更进一步说明，当该时钟信号CLK为高态时，位于该节点103的该数据信号组DATAN必须被维持在某一所需状态(level)。若该数据信号组DATAN在此段时间内转换状态，则该状态转换动作将继续发展直至输出信号Q。针对业界需求，本发明的另一实施例将以最小化该数据信号组DATAN所需的数据维持时间为目标。以下将通过图6说明本发明的一时钟信号实施例针对该最小化数据维持时间的需求所作的设计。
参阅图6所示，其为一时序图600，以说明图1、图3、图4以及图5中的非反相多米诺寄存器，在根据本发明的一脉冲时钟实施例设计以便在最小化该数据维持时间时的运作方式。如图2的作法，图6中示出信号CLK、DATAN、TOP、QII、QI以及Q对时间的变化。应注意的是，图中忽略实际时间上的延迟而仅示出相对转换时间。该信号DATAN以单一信号图示代表一组N个数据信号DATA的集合。如图所示，当该数据信号的状态的集合使得该估算逻辑电路104执行估算工作并因此拉低该信号TOP至低态时，该数据信号组DATAN将为高态；而当该估算逻辑电路104不执行估算工作并因此维持该信号TOP于高态时，该数据信号组DATAN将为低态。于时间点T0时，该输入时钟信号CLK为初始低态，此时该元件N2关闭且该元件P1启动，因此使得该多米诺级预充电该信号TOP成为高态以便于该估算逻辑电路104在该输入时钟信号CLK转换至高态时估算该数据信号组DATAN；应注意的是，于初始时该数据信号组DATAN为高态。经预充电后，该信号TOP启动该元件N4以及N6。此时该输出信号QII仍为其先前状态(在此即为其初始低态)，并由该维持电路109继续维持该输出信号QII于该状态。此外，于初始时该输出信号QI为高态并因此启动该元件N5，据此通过该元件N5以及N6拉低该输出信号Q至低态。
于时间点T1时该输入时钟信号CLK转换至高态，又此时该数据信号组DATAN为高态，故使得该信号TOP放电成为低态。更进一步说明，此时该元件N2启动且该估算逻辑电路元件104执行估算工作，因此拉低该信号TOP至低态并经由元件N2而传至地面。该元件P2拉高该输出信号QII至高态，且该元件P4拉高该输出信号Q至高态。应注意的是，该输出信号QII与Q皆于时间点T1附近被拉高至高态，而该输出信号QI则由该反相器109A拉低至低态。该元件P3与N5的动作由位于该维持电路109的输出端的该输出信号QI的反相状态控制当该输出信号QI为高态时，元件P3关闭而元件N5启动；当该输出信号QI为低态时，元件P3启动而元件N5关闭。于下一时间点T2时，该输入时钟信号CLK接着转换至低态且该信号TOP再度被预充电成为高态。此时，该元件P2与N3关闭以使得该第一中间输出节点107维持于原状态。此外，由于该维持电路109维持该输出信号QI与QII的状态不变，因此在该输入时钟信号CLK此半个周期剩余的时间中，该输出信号Q与QII维持于为高态且该输出信号QI维持为低态。
如图所示，于时间点T3时该输入时钟信号CLK仍为低态，而该数据信号组DATAN转换至低态。于时间点T4时，该数据信号组DATAN为低态，而该输入时钟信号CLK则将会转换至高态。此时该估算逻辑电路104不执行估算工作，故该信号TOP维持于高态且该输入时钟信号CLK为高态。该输入时钟信号CLK与信号TOP分别启动该元件N3与N4，因此使得该输出信号QII将于时间点T4附近转换至低态，并据此令该反相器109A拉高该输出信号QI至高态。此外，该信号TOP维持于高态使得该元件N6维持于启动状态。该输出信号QI启动该元件N5并关闭该元件P3，据此令该元件N5与N6拉低该输出信号Q至低态。于时间点T5时，该输入时钟信号CLK接着转换至低态并因此再度拉高该信号TOP至高态；该维持电路109则动作以维持该输出信号QII与QI的状态不变。由于该输出信号QI维持该元件N5于启动状态且该信号TOP维持该元件N6于启动状态，该输出信号Q在该输入时钟信号CLK此次周期剩余的时间中将维持于低态。
当该估算逻辑电路104执行估算工作并因此放电该信号TOP成为低态时，该输出信号Q可快速自低态转换至高态，以响应该输入时钟信号CLK状态的拉高。该元件N2与P4中存在一轻微可忽略的延迟，并因此造成输出信号的转换。当该估算逻辑电路104不执行估算工作并因此维持该信号TOP于高态时，在一轻微延迟发生在该元件N3、N5以及反相器109A后，该输出信号Q自高态转换至低态，以响应该输入时钟信号CLK状态的拉高。由于该反相器109A不须要求尺寸亦不须具有缓冲器的功能(perform the function ofa buffr)，发生在该反相器109A中的延迟可通过将该反相器109A实现为一相对较小(具有最小电容量值)的元件而加以最小化。如本领域技术人员所知，于该非反相多米诺寄存器100中，该输出信号Q可快速转换状态，以响应该输入时钟信号CLK状态的转换。当输出必须为或必须不为非反相时，该非反相多米诺寄存器100的“数据至输出信号”执行速度超出传统技术甚多。此外，该非反相多米诺寄存器100通过外加一输出反相器或缓冲器(图中未示出)，可轻易转换成反相多米诺寄存器。
应注意，图2与图6的差异为，在图1、图3、图4以及图5中，与节点103耦合的时钟信号CLK皆为脉冲时钟信号，而非近似对称的时钟信号(approximately symmetric clock signal)。因此，相较于图2，图6所示的实施例可大幅降低数据信号组DATAN所需的维持时间。在一实施例中，脉冲时钟信号CLK的工作周期等于或少于10％(the duty cycle of the pulsed clocksignal CLK is less than or equal to 10 percent)。比较图2与图6可发现，在图6中，自时间点T1(时钟信号CLK转换至高态)至时间点T3(数据信号组DATAN开始转换状态)的时间区段的长度，远比图2中相同的时间区段短；此实施例即为本发明中针对该最小化维持时间的目的所设计。
此外，应注意的是，由于当该时钟信号CLK为高态时，该数据信号组DATAN可一路发展至该输出信号Q，因此当该节点101与一近似对称的锁存时钟信号(approximately symmetric latch clock signal)CLK耦合、且该节点103所接收的是一锁存数据信号组DATAN时，图1、图3、图4以及图5中所示的结构亦能实现为一N型多米诺锁存器(N-domino latch)。该锁存数据信号组DATAN可由一前置的多米诺电路提供；其中，该前置多米诺电路需具有锁存功能。当实现为N型多米诺锁存器时，图1、图3、图4以及图5中所示的电路的优势为，其将具有一经过该节点105至该输出信号Q的加速放电路径，并因此可放置更多的多米诺电路于该节点103之前。该N型多米诺锁存器实施例将配合图7说明。
参阅图7所示，其为一时序图，以说明本发明的一N型多米诺锁存器实施例的运作方式。为了将图1、图3、图4以及图5中所示的电路实现为N型多米诺锁存器，该节点101需与一近似对称的锁存时钟信号CLK耦合。在一实施例中，该锁存时钟信号CLK的工作周期为40％至60％(exhibits from a40 percent to 60 percent duty cycle)。一般而言，应注意的是，当该时钟信号CLK为高态时会开启一估算时段(evaluation window)，于该估算时段中，该数据信号组DATAN可转换其状态并进而影响该输出信号Q的状态。当该时钟信号CLK转换至低态时，该数据信号组DATAN的状态被锁存直至该时钟信号CLK转换回高态为止。如图所示，于时间点T0时该时钟信号CLK为低态且该信号TOP被预充电。此时，该数据信号组DATAN的先前状态(亦即在该时钟信号CLK转换至低态之前的状态)被锁存，并据此决定该输出信号QII、QI以及Q的状态。于时间点T1时，该时钟信号CLK转换回高态并因此开启一估算时段；其中，于该估算时段期间，该数据信号组DATAN可一路发展至该输出信号Q。由于此时该数据信号组DATAN为低态，该输出信号Q维持于低态。于时间点T2时，该数据信号组DATAN转换至高态，使得该信号TOP放电，据此启动该元件P2并转换该输出信号Q至高态。于时间点T3时，该时钟信号CLK再度转换至低态，使得该估算时段关闭且该数据信号组DATAN的状态被锁存，据此维持该输出信号Q于高态。于时间点T3时，该数据信号组DATAN亦会转换回低态，以反映一前置的多米诺级的状态；其中，该前置多米诺级的输出端与一节点803耦合。此外，于时间点T3时，该信号TOP预充电，以便在时钟信号CLK在时间点T4转换至高态时后续估算时段开启。于时间点T4时，由于该数据信号组DATAN为低态，该信号TOP不进行放电，因此于时间点T4时，该元件N3与N4为启动状态，并分别转换该输出信号QII以及QI至低态以及高态。此时(时间点T4)，由于该输出信号QI以及该信号TOP皆为高态，该输出信号Q被转换至低态。于时间点T5时，由于该数据信号组DATAN仍为低态(该前置多米诺级未执行估算工作所致)，该信号TOP维持于高态且该输出信号Q维持于低态。于时间点T6时，该时钟信号CLK转换回低态，并锁存该数据信号组DATAN在该时钟信号CLK为低态时于该输出信号Q中的状态。
如本领域技术人员所知，由于在一般情况下当该时钟信号CLK转换至低态时，该数据信号组DATAN会随之转换回低态，故在一N型多米诺锁存器实施例中，该元件N2可自电路中移去并因此增加电路整体执行效能。
参阅图8所示，其为根据本发明的另一实施例所建构的P型多米诺电路800。该P型多米诺电路800可用作为锁存器或寄存器，且其相较于传统技术的优点将通过图9以及图10加以说明。本发明的发明者基于业界对于提升传统P型多米诺输出锁存器以及寄存器的“时钟至输出”转换速度的需求，公开该P型多米诺输出电路800。该P型多米诺输出电路800可作为锁存器或寄存器之用，根据所需处理的时钟信号以及数据输入信号的型态而定。
该P型多米诺电路800的构造与运作方式类似于在图1至图7中所讨论的N型多米诺电路实施例，其不同之处仅为，在该P型多米诺电路800中许多信号及其状态与前述实施例相反。该P型多米诺电路800包含三级，其中包含一估算级、一锁存级以及一输出级。该估算级由一P沟道元件P1、一N沟道元件N1以及一反相器U1所构成。该锁存级由P沟道元件P2与P3以及一N沟道元件N2堆迭而成。该输出级由一P沟道元件P4、N沟道元件N3与N4、一反相器U2，以及一双输入或非门(two-input NOR gate)U3构成。节点801提供一时钟信号或相位信号(phase signal)PH1B至该元件P1、N1，P3以及N3的栅极。该元件N1的源极以及漏极分别与地面(相对于电压源VDD)以及一预充电节点(pre-charge node)805耦合；其中，该节点805可提供一预充电信号(pre-charge signal)TOPB。该元件P1的漏极以及源极分别与该节点805及该反相器U1的输出端耦合；其中，该反相器U1的输入端与一节点803耦合，且该节点803可提供一数据信号DB至该反相器U1的输入端。
该元件P1以及N1形成一互补的估算元件组，且该估算元件组与该反相器U1形成一估算逻辑电路以估算该数据信号DB。如本领域技术人员所知，该输入估算元件U1亦能以较复杂的P型逻辑取代；其中，该P型逻辑用以当估算一或多个数据输入信号DB(亦即该节点803包含多个节点以提供对应的数据信号)的结果为真时，拉高该元件P1的源极至高态。应注意的是，为简化图示，于图中仅以单一图示代表该数据输入信号DB以及相对应的估算逻辑门U1，而如本领域技术人员所知，本实施例在实现时可采用多个该数据输入信号DB以及相对应的估算逻辑门U1，而仍不脱本发明的技术概念范围。此外，如图1与图4中所示的N型多米诺电路实施例，该反相器U1(或较复杂的互补式互补金属氧化物半导体(complementary CMOS)估算逻辑电路)与该元件P1在一串联电路中的位置可互换，以便于设计更为复杂的互补式估算逻辑结构，且在该种估算逻辑结构中，该元件P1的源极与一电压源VDD耦合。并且，如本领域技术人员所知，由于该反相器U1(或较复杂的估算逻辑电路)的功能为快速将该信号TOPB自经预充电的低态转换至高态，本发明的一实施例可通过采用比例化的P型与N型元件(强效P型元件与弱效N型元件)而提高整体运作速度。因此，当该反相器U1“执行”估算工作时，该信号TOPB自其预充电的低态转换至高态；当该反相器U1“不执行”估算工作时，该信号TOPB维持于其预充电的低态。
用以提供该信号TOPB的该节点805与该元件P2与N2的栅极耦合，此外，该节点805并与该或非门U3的一输入端耦合。该元件P2的源极以及漏极分别与该电压源VDD以及该元件P3的源极耦合。该元件P3的漏极与一节点807耦合；其中，该节点807可发展第一中间输出信号QIIB。该元件N2的漏极以及源极分别与该节点807以及地面耦合。该元件P4的源极以及漏极分别与该电压源VDD以及该元件N3的漏极耦合；其中，该元件N3的源极于该节点807处与该元件N4的漏极耦合，且该元件N4的源极与地面耦合。该节点807与一由该元件P4与N4的漏极所构成的节点耦合；该节点807同时与该反相器U2的输入端耦合。该反相器U2的输出端与该节点811耦合；其中，该节点811可发展第二中间输出信号QIB。应注意的是，在该反相器U2中发生一次栅极延迟(gate delay)后，该第二中间输出信号QIB会被转换至该第一中间输出信号QIIB的反相状态。该节点811与该元件P4与N4的栅极耦合；该节点811同时与该或非门U3的另一输入端耦合；该或非门U3的输出端可提供一输出信号QB。
参阅图9所示，其为一时序图，以说明该P型多米诺电路800在作为一P型多米诺锁存器时的运作方式。图中示出各信号PH1B、DB、TOPB、QIIB、QIB以及QB随时间变化的情形。应注意的是，图中所示的是经若干简化后所得出的结果。由于差异极为微小，在各元件以及构件(如N沟道元件、P沟道元件、逻辑门、多工器等)中所发生的延迟被视为等长(shown to be equal)，且各信号的状态转换时间(变高或变低)亦被视为等长(the rise and fall times arealso shown to be equal)。为便于说明，图9中示出两个该时钟信号PH1B的工作周期。如前所述，当该P型多米诺电路800用作为一P型多米诺寄存器时，该节点801需与一脉冲时钟信号PH1B耦合。在一实施例中，该时钟信号PH1B的工作周期等于或少于10％(PH1B has a duty cycle less than or equal to 10percent)。
于起始时间T0时，该输出信号QIIB为初始高态。此时，由于该数据信号DB为低态，因此当该时钟信号PH1B转换至低态时，该输出信号QIIB将会转换至低态以进行响应。于时间点T0时，该时钟信号PH1B为高态且该输出信号QIB为低态。由于该时钟信号PH1B为高态，该元件N1启动且该信号TOPB“被预充电”成为低态，并据此启动该元件P2以及N3。由于该输出信号QIB以及信号TOPB皆为低态，位于该或非门U3的输出端的该输出信号QB为初始高态。当该时钟信号PH1B为高态且该输出信号QIB为低态时，该元件N4关闭且该元件P4与N3启动。该元件P4与N3启动可提供一自该节点807至该电压源VDD的“高态”维持路径，并据此维持该输出信号QIIB于高态。
该数据信号DB代表一或多个输入数据运算元(operand)，于初始时其为低态，并因此令该反相器U1拉高该元件P1的源极至高态。于时间点T1时，该数据信号DB仍为低态且该时钟信号PH1B转换至低态，使得该元件P1启动并拉高该信号TOPB至高态。该信号TOPB转换至高态使得该或非门U3将转换该输出信号QB至低态。此外，该信号TOPB于时间点T1转换至高态，使得该元件N2启动，并据此拉低该输出信号QIIB至低态。接着，该反相器U2拉高该输出信号QIB至高态，以响应该输出信号QIIB状态的拉低。该输出信号QIB转换至高态使得该元件N4启动且该元件P4关闭。同时，该输出信号QIB成为高态，使得该输出信号QB在该时钟信号PH1B此次周期剩余的时间中将被锁存于低态。
于时间点T2时，该时钟信号PH1B接着转换至高态，并令该元件N1再度预充电该信号TOPB成为低态。此时，该输出信号QIB为高态，使得该元件N4维持于启动状态，并据此分别维持该输出信号QIIB以及QIB于低态以及高态，同时使得该输出信号QB在该信号TOPB转换至低态时仍可维持其状态不变。该信号TOPB转换至低态使得该元件P2再度启动，然而由于此时该时钟信号PH1B为高态，该元件P3关闭并因此该输出信号QIIB不被拉高至高态。
于时间点T3时，该数据信号DB转换至高态，以便于该时钟信号PH1B后续状态改变的进行；该数据信号DB转换至高态，并使得该反相器U1拉低该元件P1的源极至低态。于时间点T4时，该时钟信号PH1B接着转换至低态并因此启动该元件P1。此时(时间T4)，由于该数据信号DB仍为高态且该元件P1的源极为低态，因此该信号TOPB维持于低态。该时钟信号PH1B转换至低态，同时使得该元件N3关闭且该元件P3启动。此时，由于该元件N2仍为关闭状态且该元件P2与P3皆被启动，该输出信号QIIB被拉高至高态，并因此使得该反相器U2拉低该输出信号QIB至低态。此时，由于该输出信号QIB以及信号TOPB皆为低态，该或非门U3拉高该输出信号QB至高态。
在估算逻辑电路“执行估算工作”的情况中，图8中的电路800的P型多米诺寄存器极适于做为系统的关键时序路径(critical timing paths)；此由于在一估算时段(时钟信号PH1B为低态时)中，该P型多米诺寄存器仅有两次(分别在反相器U1以及U3)的栅极延迟。注意栅极延迟会增加系统的“数据至输出信号”时间。本发明通过将该节点801与一脉冲时钟信号源PH1B耦合，以最小化数据信号DB所需的维持时间；注意该数据信号DB与该节点803耦合。举例而言，在图9所示的时序图中，该数据信号DB可于时间点T2(或T5)后的任何时间点改变其状态；此由于在时钟信号PH1B的估算时段开始之前，因此该数据信号DB的状态暂存于该输出信号QB内。
由于当该时钟信号PH1B为低态时，该数据信号DB的状态可一路发展至该输出信号QB，因此该P型多米诺电路800可以通过耦合该节点801与近似对称的锁存时钟信号PH1B以及耦合该节点803与锁存数据信号DB而被实现为一P型多米诺锁存器。该数据信号DB可由一前置的多米诺电路提供；其中，该前置多米诺电路需具有锁存功能。当实现为P型多米诺锁存器时，图8中的电路800的优势为，其具有一通过该节点805至该输出信号QB的加速放电路径，并因此可放置更多的多米诺电路于该节点803之前。该P型多米诺锁存器实施例将配合图10说明。
参阅图10所示，其为一时序图，以说明本发明的一P型多米诺锁存器实施例的运作方式。为了将图8中的电路800实现为P型多米诺锁存器，该节点801需与一近似对称的锁存时钟信号PH1B耦合。在一实施例中，该锁存时钟信号PH1B的工作周期为40％至60％。一般而言，应注意的是当该时钟信号PH1B为低态时会开启一估算时段，于该估算时段中，该数据信号DB可转换其状态，并进而影响该输出信号QB的状态。当该时钟信号PH1B转换至高态时，该数据信号DB的状态被锁存直至该时钟信号PH1B转换回低态为止。如图所示，于时间点T0时该时钟信号PH1B为高态，且该信号TOPB被预充电成为低态。此时，该数据信号DB的先前状态(亦即在该时钟信号PH1B转换至低态之前的状态)被锁存，并据此决定该输出信号QIIB、QIB以及QB的状态。于时间点T1时，该时钟信号PH1B转换回低态，并因此开启一估算时段；其中，于该估算时段期间，该数据信号DB可一路发展至该输出信号QB。由于在该估算时段期间该数据信号DB为高态，因此该输出信号QB维持于高态。于时间点T2时，该数据信号组DB转换至低态，使得该信号TOPB放电成为高态，据此启动该元件N2并转换该输出信号QB至低态。于时间点T3时，该时钟信号PH1B再度转换至高态，使得该估算时段关闭且该数据信号DB的状态被锁存，据此令该输出信号QB在该时钟信号PH1B此半个周期中维持于低态。于时间点T3时，该数据信号DB亦会转换回高态以反映一前置的多米诺级的状态；其中，该前置多米诺级的输出端与该节点803耦合。此外，于时间点T3时，该信号TOPB预充电成为低态以便于后续估算时段在时钟信号PH1B在时间点T4转换至低态时开启。于时间点T4时，由于该数据信号DB为高态，该信号TOPB不进行放电，因此于时间点T4时，该元件P2与P3为启动状态，并分别转换该输出信号QIIB以及QIB至高态以及低态。此时(时间点T4)，由于该输出信号QIB以及该信号TOPB皆为低态，该输出信号QB被转换至高态。于时间点T5时，由于该数据信号DB仍为高态(该前置多米诺级未执行估算工作所致)，该信号TOPB维持于低态且该输出信号QB维持于高态。于时间点T6时，该时钟信号PH1B转换回高态，并锁存该数据信号DB在该时钟信号PH1B为低态时在该输出信号QB中的状态。
如本领域技术人员所知，由于在一般情况下当该时钟信号PH1B转换至高态时，该数据信号DB会随之转换回高态，故在一P型多米诺锁存器实施例中，该元件P1可自电路800中移去，并因此提升该电路800的整体执行速度。
除了以上有关本发明的优选实施例的详细叙述之外，本发明仍可具有其他修正。虽然本发明的一实施例采用了金属氧化物半导体(MOS)类元件，包括互补金属氧化物半导体(CMOS)元件以及其他类似者如N型金属氧化物半导体(NMOS)以及P型金属氧化物半导体(PMOS)晶体管，然而本发明亦可被应用于其他相似的技术中，例如双极元件(bipolar devices)等。显然，根据以上实施例中的描述，本发明可能有许多的修正与差异，因此需要在其权利要求限定的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其他的实施例中施行。上述仅为本发明的优选实施例而已，并非用以限定本发明的权利要求，凡其他未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求内。
权利要求
1.一种P型多米诺寄存器，该P型多米诺寄存器包含一多米诺级，该多米诺级与一脉冲时钟信号耦合，且该多米诺级根据至少一个数据信号以及该脉冲时钟信号的状态估算一逻辑函数当该脉冲时钟信号为高态时，该多米诺级预充电一经预充电的节点成为低态；当该脉冲时钟信号为低态时，若该逻辑函数被估算，则该多米诺级放电该经预充电的节点至一高态；而当该脉冲时钟信号为低态时，若该逻辑函数不被估算，则该多米诺级维持该经预充电的节点于低态；其中，当该脉冲时钟信号为高态时，该至少一个数据信号的设定状态被提供至该多米诺级；一写入级，该写入级与该多米诺级耦合，并对于该脉冲时钟信号具有一响应动作若该经预充电的节点转换至高态，该响应动作拉低第一初步输出节点至低态；若该经预充电的节点维持于低态，该响应动作拉高该第一初步输出节点至高态；一反相器，该反相器具有一输入端以及一输出端，其中，该输入端以及该输出端分别与该第一初步输出节点以及第二初步输出节点耦合；一低态维持路径，该低态维持路径于被致能时维持该第一初步输出节点于低态，其中，该低态维持路径于该脉冲时钟信号以及该第二初步输出节点皆为高态时被致能，除此之外该低态维持路径被禁能；一高态维持路径，该高态维持路径于被致能时维持该第一初步输出节点于高态，其中，该高态维持路径于该第二初步输出节点以及该经预充电的节点皆为低态时被致能，除此之外该高态维持路径被禁能；以及一输出级，该输出级根据该经预充电的节点以及该第二初步输出节点的状态提供一输出信号。
2.如权利要求1所述的P型多米诺寄存器，其中该多米诺级包含一N沟道元件，该N沟道元件具有与该脉冲时钟信号耦合的一栅极，此外，该N沟道元件具有一漏极与一源极，其中，该漏极与该源极耦合于地面以及该经预充电的节点之间；一估算逻辑电路，该估算逻辑电路与该经预充电的节点耦合；以及一P沟道元件，该P沟道元件具有与该脉冲时钟信号耦合的一栅极，此外，该P沟道元件具有一漏极与一源极，其中，该漏极与该源极耦合于该估算逻辑电路以及一电压源之间。
3.如权利要求1所述的P型多米诺寄存器，其中该多米诺级包含一N沟道元件，该N沟道元件具有与该脉冲时钟信号耦合的一栅极，此外，该N沟道元件具有一漏极与一源极，其中，该漏极与该源极耦合于地面以及该经预充电的节点之间；一P沟道元件，该P沟道元件具有与该脉冲时钟信号耦合的一栅极，此外，该P沟道元件具有一漏极与一源极，其中，该漏极与该经预充电的节点耦合；以及一估算逻辑电路，该估算逻辑电路耦合于一电压源以及该P沟道元件的该源极之间。
4.如权利要求3所述的P型多米诺寄存器，其中该估算逻辑电路包含互补金属氧化物半导体逻辑电路。
5.如权利要求1所述的P型多米诺寄存器，其中该写入级包含一N沟道元件，该N沟道元件具有与该经预充电的节点耦合的一栅极，此外，该N沟道元件具有一漏极与一源极，其中，该漏极与该源极耦合于地面以及该第一初步输出节点之间；第一P沟道元件，该第一P沟道元件具有一栅极以接收该脉冲时钟信号，此外，该第一P沟道元件具有一漏极与一源极，其中，该漏极与该第一初步输出节点耦合；以及第二P沟道元件，该第二P沟道元件具有与该经预充电的节点耦合的一栅极、与该第一P沟道元件的该源极耦合的一漏极，以及与一电压源耦合的一源极。
6.如权利要求5所述的P型多米诺寄存器，其中该低态维持路径包含第二N沟道元件，该第二N沟道元件具有与该第二初步输出节点耦合的一栅极，此外，该第二N沟道元件具有一漏极与一源极，其中，该源极与地面耦合；以及第三N沟道元件，该第三N沟道元件具有一栅极以接收该近似对称的时钟信号，此外，该第三N沟道元件具有一漏极与一源极，其中，该漏极与该源极耦合于该第二N沟道元件的该漏极以及该第一初步输出节点之间。
7.如权利要求6所述的P型多米诺寄存器，其中该高态维持路径包含该第一N沟道元件以及第三P沟道元件，其中，该第三P沟道元件具有与该第二初步输出节点耦合的一栅极，且该第三P沟道元件具有一漏极与一源极，其中，该漏极与该源极耦合于该第一初步输出节点以及该第三N沟道元件的该漏极之间。
8.如权利要求1所述的P型多米诺寄存器，其中该输出级包含一或非门。
9.如权利要求1所述的P型多米诺寄存器，其中该多米诺级、该写入级、该反相器、该高态维持路径、该低态维持路径以及该输出逻辑电路的集成步骤采用一微缩90纳米绝缘层上覆硅制程完成。
10.一P型多米诺锁存电路，该P型多米诺锁存电路包含一估算逻辑电路，该估算逻辑电路接收由一信号源提供的一脉冲时钟信号，且该估算逻辑电路于该脉冲时钟信号为高态时预充电第一节点成为低态，并于该脉冲时钟信号转换至低态时估算一逻辑函数，以控制该第一节点的状态，其中，该逻辑函数根据一或多个数据信号而被估算，该一或多个数据信号于该脉冲时钟信号为高态时被建立并设定，并于该脉冲时钟信号转换至低态时被暂存，直至经过该脉冲时钟信号的一完整周期；一写入电路，该写入电路与该第一节点耦合并接收该脉冲时钟信号，其中，当该脉冲时钟信号转换至低态时若该第一节点为高态，则该写入电路转换第二节点至低态；若该第一节点维持于低态，则该写入电路转换该第二节点至高态；一反相器，该反相器具有一输入端以及一输出端，其中，该输入端以及该输出端分别与该第二节点以及第三节点耦合；一状态维持路径，该状态维持路径与该第二节点、该第三节点以及该写入电路耦合，其中，当该第三节点与该脉冲时钟信号皆为高态时，该状态维持路径维持该第二节点于低态，而当该第三节点与该第一节点皆为低态时，该状态维持路径维持该第二节点于高态；以及一输出电路，该输出电路根据该第一节点以及该第三节点的状态提供一输出信号。
11.如权利要求10所述的P型多米诺锁存电路，其中该估算电路包含一N沟道元件，该N沟道元件与该第一节点耦合，并接收该脉冲时钟信号，其中，当该脉冲时钟信号为高态时，该N沟道元件预充电该第一节点成为低态；一逻辑电路，该逻辑电路与该第一节点耦合，并根据至少一个输入数据信号估算该逻辑函数；一P沟道元件，该P沟道元件耦合于与该逻辑电路以及一电压源之间，并接收该脉冲时钟信号；其中，当该脉冲时钟信号转换至低态时，该N沟道元件以及该P沟道元件共同致能该逻辑电路，以控制该第一节点的状态。
12.如权利要求10所述的P型多米诺锁存电路，其中该估算电路包含一N沟道元件，该N沟道元件与该第一节点耦合并接收该脉冲时钟信号，其中，当该脉冲时钟信号为高态时，该N沟道元件预充电该第一节点成为低态；一P沟道元件，该P沟道元件与该第一节点耦合并接收该脉冲时钟信号；以及一逻辑电路，该逻辑电路耦合于该P沟道元件以及一电压源之间，并根据该至少一个数据信号估算该逻辑函数；其中，当该脉冲时钟信号转换至高态时，该N沟道元件以及该P沟道元件共同致能该逻辑电路，以控制该第一节点的状态。
13.如权利要求10所述的P型多米诺锁存电路，其中该估算逻辑电路包含互补金属氧化物半导体元件。
14.如权利要求10所述的P型多米诺锁存电路，其中该写入电路包含第一N沟道元件，该第一N沟道元件与该第一节点以及该第二节点耦合，其中，若该第一节点转换至高态，则该第一N沟道元件拉低该第二节点至低态；第一P沟道元件，该第一P沟道元件与该第二节点耦合，并接收该脉冲时钟信号；以及第二P沟道元件，该第二P沟道元件与该第一P沟道元件以及该第一节点耦合；其中，当该脉冲时钟信号转换至低态时，若该第一节点的响应为维持于低态，则该第一以及第二P沟道元件共同拉高该第二节点至高态。
15.如权利要求14所述的P型多米诺锁存电路，其中该维持电路包含第二N沟道元件以及第三N沟道元件，该第二以及第三N沟道元件彼此耦合，并与该第二以及第三节点耦合，据此形成一低态维持电路，其中，当该第三节点以及该时钟信号皆为高态时，该低态维持电路被致能，以拉低该第二节点至低态，除此之外该低态维持电路被禁能；以及第三P沟道元件，该第三P沟道元件与该第二以及第三节点耦合，此外，该第三P沟道元件亦与该第二N沟道元件耦合，其中，该第一N沟道元件以及该第三P沟道元件共同形成一高态维持路径，且当该第一以及第三节点皆为高态时，该高态维持路径被致能以拉高该第二节点至高态，除此之外该高态维持路径被禁能。
16.如权利要求10所述的P型多米诺锁存电路，其中该输出电路包含一或非门。
17.如权利要求10所述的P型多米诺锁存器电路，其中该估算电路、该写入电路、该反相器、该状态维持电路以及该输出逻辑电路的集成步骤采用一微缩90纳米绝缘层上覆硅制程完成。
18.一种暂存一或多个输入数据信号的方法，该暂存一或多个输入数据信号的方法包含当一脉冲时钟信号为高态时，预充电第一节点成为低态；当该脉冲时钟信号为高态时，建立并设定一或多个输入数据信号的状态，以便在该脉冲时钟信号的后续完整周期中暂存一相对应的输出信号；当该脉冲时钟信号为低态时，根据该一或多个输入数据信号估算一逻辑函数，以控制该第一节点的状态；当该脉冲时钟信号为低态时，利用该第一节点的状态控制第二节点的状态；将该第二节点的反相状态定义为第三节点的状态；当该第一节点以及该第三节点皆为低态时，致能一高态维持路径以维持该第二节点于高态，除此之外禁能该高态维持路径；当该近似对称的时钟信号以及该第三节点皆为高态时，致能一低态维持路径以维持该第二节点于低态，除此之外禁能该低态维持路径；以及当该脉冲时钟信号为高态时，根据该第一以及第三节点的状态，锁存一输出节点的输出信号的状态。
19.如权利要求18所述的暂存一或多个输入数据信号的方法，其中该估算一逻辑函数以控制该第一节点的状态的动作包含当该逻辑函数被估算时拉高该第一节点至高态，以及当该逻辑函数不被估算时维持该第一节点于低态。
20.如权利要求19所述的暂存一或多个输入数据信号的方法，其中该利用该第一节点的状态控制第二节点的状态的动作包含当该脉冲时钟信号转换至低态时，若该第一节点被拉高至高态，则拉低该第二节点至低态，而若该第一节点维持于低态，则拉高该第二节点至高态。
21.如权利要求18所述的暂存一或多个输入数据信号的方法，其中该锁存一输出节点的状态的动作包含逻辑性地将该第一以及该第三节点的状态与一NOR函数式结合。
全文摘要
本发明公开一种P型多米诺寄存器。本发明所公开的P型多米诺寄存器包含一多米诺级、一写入级、一反相器、一低态维持路径，一高态维持路径以及一输出级。该多米诺级与一脉冲时钟信号耦合，并根据至少一个数据信号以及该脉冲时钟信号的状态估算一逻辑函数当该脉冲时钟信号为高态时，该多米诺级预充电一经预充电的节点成为低态；当该脉冲时钟信号为低态时，若该逻辑函数被估算，则该多米诺级放电该经预充电的节点至高态，而若该逻辑函数不被估算，则该多米诺级维持该经预充电的节点于低态。应注意的是，当该脉冲信号为高态时，该至少一个数据信号的设定状态(setup state)会被提供至该多米诺级。
文档编号H03K19/096GK1929306SQ20061013615
公开日2007年3月14日 申请日期2006年10月13日 优先权日2004年12月27日
发明者詹姆斯·R·隆博格, 雷蒙德·A·伯特伦 申请人:威盛电子股份有限公司