专利名称：含异步仲裁器单元的延迟线校准电路的制作方法
技术领域：
本发明涉及如权利要求1的前序中定义的用于对包含延迟单元的延迟线校准的延迟线校准电路。这种电路可用的应用为例如脉冲宽度调制器。
背景技术：
在同步数字电路中，时钟信号为所有操作提供定时基准。在功率灵敏的应用中，希望保持时钟信号的转换频率尽可能低以便使电流消耗最小。然而，因为低时钟频率对在电路中可得的定时分辨率增加了限制，存在一些其中低时钟频率导致问题的应用。
这种应用的一个示例是D类数字调制器。D类数字调制器将信号(比如音频)的抽样数字表示转换为脉冲序列，其中脉冲的宽度被控制以便通过低通滤波器的脉冲序列会再生期望的模拟信号。其中控制模拟信号能被多精确地再生的一个因素是脉冲的宽度能被多准确地控制。如果该脉冲直接通过由低频数字时钟信号驱动的逻辑产生，则脉冲宽度调制器的分辨率将从根本上被限制。
如图1所示，在现有技术解决方案中，该问题通过使用数字调制器之后的带抽头的延迟线解决。通过选择适当的抽头(图中的tap1、tap2或tap3)以便在PWM调制器(脉冲宽度调制器)的输出中提供子时钟周期精确度来控制延迟。如图1所示的现有技术的示例使用3个延迟单元D1、D2和D3以在脉冲宽度控制中提供2位的额外精度。
延迟单元一般通常使用如反相器的标准逻辑门链路来实现。通过逻辑门的延迟很大程度上取决于周围的温度、电压以及在硅的处理过程中的变化，这意味着调节该延迟单元肯定是可能的。通常通过以下方式做到通过在信号路径上借助多路复用器对逻辑门的数目进行调节，或者，如果需要更精细的控制，则通过在信号路径上对逻辑门的驱动强度进行调节。通过校准过程执行调节，由此通过延迟线的延迟被测量以便计算各延迟级的调节值“cal”。
根据现有技术，如在2000年4月第六次异步电路与系统高级研究国际会议论文集中J.D.Garside等人的“Amulet3i-一种异步片上系统”(参见″Amulet3i-an Asynchronous System-on-chip″)中公开的，这种延迟线的校准是通过在环形振荡器的配置中连接延迟线来管理的，其中，延迟线的输出经由反相器连接到延迟线的输入。这样生成的振荡具有取决于由信号的正翼和负翼所经历的延迟的周期。该振荡的大量的循环被测量并与在同一周期内消逝的系统时钟的循环的数目来比较。由于在两个异步的时钟(它会引入高达半个时钟周期的误差)之间不可避免的同步，因此需要执行大量的循环。在校准处理的时间内，延迟线不能用于它正常的、预期的功能，当然这是不利的。或者，可使用两个延迟线，其中一个用于预期功能，另一个用于校准目的，并在正常操作模式和校准模式之间交替。然而，这样做必需承担实现两个延迟线的硬件成本。这种解决方案还需要更多的芯片区域。
而且，系统误差的两个来源保持在这样一种测量中，它不能通过更长的测量周期来减小。首先，振荡的周期取决于通过延迟线的信号的正向翼和负向翼都经历的延迟，该延迟通常是不相同的。这将限制任何一翼能被执行的校准的精度。其次，用于在环形振荡器配置中连接延迟线所需的额外电路和信号路径还增大了振荡的周期以及电路的复杂性。
因此希望能简化和改进延迟线的校准。
发明内容
本发明的一个目的是为了提供能使校准连续地被执行而无需中断延迟线的使用的改进的校准电路，以便执行校准，因此至少减少现有技术的不足。
其中，该目的是通过根据权利要求1所述的延迟线校准电路和根据权利要求8所述的包含这样的延迟线校准电路的调制器来实现的。
根据本发明提供了延迟线校准电路。该延迟线校准电路包含连接到延迟线仲裁器电路，该仲裁器电路具有至少用于接收两个信号的两个输入端。该仲裁器电路包含用于确定两个信号中哪一个先到达的装置。该延迟线校准电路还包含第一和第二同步单元，各包含用于接收时钟信号和与该时钟信号同步的信号的输入端。该第一单元包含连接到延迟线的输出端，而第二单元包含连接到仲裁器电路的两个输入端中的一个的输出端以及用于在一个时钟周期后将输出的信号输出到延迟线的装置。该校准电路连接到用于接收来自仲裁器电路的信号的该仲裁器电路，该信号指示从延迟线输入到仲裁器电路的信号是提前还是滞后于从第二单元输入到仲裁器电路的信号。该校准器电路还被连接到延迟线，用于根据从仲裁器电路接收到的信号对延迟线进行校准。借助本发明，启用单个电路，提供了非常精确的延迟线的校准。这当然提供了只需较少硬件和较少芯片区域的更加成本有效的电路。不需将延迟线从它的正常操作中退出并且因此还排除了对双延迟线的需要。而且，在根据本发明的校准电路中，校准可连续地被执行，由此比如温度或供电电压的变化对校准性能的影响会小于在长周期中执行校准的情况。
在根据本发明的一个实施例中，仲裁器电路包含用于处理时钟信号的上升沿的“与非”仲裁器。在另一实施例中，仲裁器电路包含用于处理时钟信号下降沿的“或非”仲裁器。校准电路可包含该仲裁器单元中的一个或两者，这取决于预期的使用和应用。因此，提供了能分别对时钟信号的上升沿和下降沿的延迟进行分开校准的极灵活的电路。
根据本发明的另一实施例，校准电路连接到几个用于对延迟线进行校准的延迟线的各延迟单元。该校准电路还可具有用于存储不同延迟校准参数值的存储装置并且管理更新这些值的算法。因此能容易地改变校准值。
本发明还涉及包含这种校准电路的调制器设备，其中具备了上述优点。
图1说明了现有技术的使用带抽头的延迟线的脉冲宽度调制器；图2a和2b说明了两个互斥的单元；图3说明了在本发明一实施例中的框图；图4说明了其中使用了本发明的调制器。
具体实施例方式
本发明提供了用于分别对时钟脉冲的正向翼和负向翼的延迟进行校准的电路和调制器设备，而无需将延迟线从它的正常操作中退出并具有可能非常低的系统误差。本方法是基于异步仲裁器单元的特性，它是使得两个信号的到达次序能以小于1皮秒的精度确定的S-R(置位-复位)触发器的应用，如在2000年4月第六次关于异步电路与系统中高级研究的国际会议论文集中出版的C.E.Molnar，I.W.Jones的“为复杂原因工作的简单电路”(参见″Simple circuits that workfor complicated reasons″)所述。
如图2a和2b所示，存在两个该电路的变式，这些变式在它们检测的输入信号的边沿方向(高到低或低到高的翼)上不同。基于“与非”门的该电路(图2a)检测在输入信号上的低-高转变的到达次序。开始，输入端in1和in2为低而输出端out1n和out2n为高。如果in1在in2之前变为高，那么输出端out1n将变为低。同样地，如果in2在in1之前变为高，那么输出端out2n将变为低。如果in1和in2从低到高的转变几乎同时，那么该电路将进入到亚稳态，其中，两个输出端都试图变为低。如果该设备被对称地布置，在两个逻辑门中的晶体管之间慎重比较，那么先到达的输入将得到微小的优势并且亚稳定性将解决以致相关联的输出变为低。“或非”仲裁器(图2b)以类似的方式工作，但具有有效低输入和有效高输出。
现在将首先参考图3描述本发明的思想，图3示意性地说明了根据本发明的延迟线校准电路10的核心思想。该延迟线校准电路10包含非常示意性地显示的延迟线11。将理解，延迟线11最好包含常规的延迟单元和相应的抽头输出端(未示出)。延迟线11的总延迟应当正好等于一个时钟周期，即如果电路被完美地校准，那么延迟线11将对信号延迟一个全部周期并且输出因此与时钟周期同步。还包括两个同步单元12、13，如触发器等，用于提供同步的输入时钟信号；即，第二单元13在正好一个时钟周期之后提供信号的相同拷贝。延迟线校准电路10还包含用于确定两个接收信号哪一个先到达的仲裁器电路14。该仲裁器电路14包含一个或多个参考图2a和2b所述的仲裁器单元，即一个或多个“与非”仲裁器和/或一个或多个“或非”仲裁器。最后，延迟线校准电路10包含从仲裁器电路14接收输入的校准逻辑控制单元15，以及基于该输入，校准逻辑控制单元15确定如何校准延迟线11。
发明的校准电路10能被用于比如脉冲宽度调制器设备中，下面将参考图4进行描述。将理解，校准电路10也可被用于其他应用以校准延迟线。脉冲宽度调制器设备20包含将数据抽样作为一个输入信号、时钟信号作为另一输入信号的脉冲宽度调制器21。脉冲宽度调制器21的输出是脉冲宽度调制信号，它的脉冲宽度依靠延迟线11控制以便获得从脉冲宽度调制器设备20输出的信号的较高精度，并因此提供调制器的较高分辨率。
与图1所示的现有技术的脉冲宽度调制器1相比，在脉冲宽度调制器设备20的延迟线11中加上除延迟单元D1、D2和D3之外的额外的延迟单元D4。这意味着当校准被正确执行时，通过所有延迟单元D1、D2、D3和D4的总延迟应正好等于一个时钟周期，即，如果延迟线11在第四个延迟抽头输出端tap4处抽出，那么总延迟应当等于一个时钟周期。如果保持这样且各延迟级的校准值近似相等，那么各抽头tap1、tap2、tap3和tap4的延迟应当基本等于一个时钟周期的均匀间隔的部分。
如在介绍部分所述，通过逻辑门的延迟高度依赖于比如工作温度，因而延迟单元D1、D2、D3和D4需要被调节或校准。因此提供了数字校准逻辑控制单元26，它存储适当的延迟校准值并还包含用于管理更新这些值的算法的装置。各相应的延迟级的校准值不需相等，即在各种抽头之间的延迟量可以不同，并且校准值能因此根据特定的需要设置。然而，对于脉冲宽度调制器的情况，校准值及因此相应的延迟基本相等是有利的。校准逻辑控制单元26连接到包含如上所述的仲裁器单元24、25的仲裁器电路14。
根据本发明的脉冲宽度调制器设备20能对上升沿和下降沿的延迟都进行校准。对上升沿的延迟的校准是经由“与非”仲裁器25执行的，对下降沿的延时的校准是经由“或非”仲裁器24执行的。如果只需对一个沿校准，比如如果另一沿总是直接由时钟控制的锁存器生成的情况，那么仅仲裁器单元24、25中的一个和校准算法的有关部分必需被使用，而另一个可被省去。
当上升沿通过延迟线被馈送时，则为正向沿设定延迟的校准值通过校准逻辑26施加到延迟线。从有效时钟沿，正向沿从D-Q触发器22通过，并沿着延迟线11移动。额外的D-Q触发器23在正好一个时钟周期之后生成正向沿的相同拷贝。如果通过延迟线11的延迟太小，那么来自“与非”仲裁器25的信号nEarly将变为低且校准值应当被更新以增大通过延迟线11的延迟，在这样的方式下，通过各延迟单元D1、D2、D3和D4的延迟将尽可能接近相同。另一方面如果通过延迟线11的延迟太大，那么信号nLate将变为低且校准值应当再次被更新，但现在是以相应的方式减小通过延迟线11的延迟。
负向沿以类似的方式处理在负边沿被送入延迟线之前，负向沿的校准值由校准逻辑26施加，并且这次来自“或非”仲裁器24的信号Early和Late被用来确定到达次序并为负向沿设定延迟的校准参数值由校准逻辑控制单元26施加到延迟线11。
只要慎重对比延迟级的布局、对比在各点的扇出负载以及平衡时钟路径，就应当可能将测量误差减小到非常低的值。校准速率仅仅受限于在仲裁器单元中要解决的亚稳定性所需的次数的统计分布，它在实际上比例如音频PWM系统的脉冲重复率快得多。
权利要求
1.一种用于对包含延迟单元的延迟线(11)进行校准的延迟线校准电路(10)，其特征在于所述延迟线校准电路(10)包含延迟单元使得所述延迟线(11)的延迟等于输入时钟信号的一个时钟周期，所述延迟线校准电路(10)包括-仲裁器电路(14)，包括用于接收两个信号的至少两个输入端，用于判定所述信号中的哪一个先到达的装置，以及输出端，其中所述两个输入端中的第一个连接到所述延迟线(11)，-第一和第二同步单元(12、13)，各包括用于接收时钟信号的输入端，其中所述第一单元(12)包括连接到所述延迟线(11)的输出端，所述第二单元(13)包括连接到所述仲裁器电路(14)的所述两个输入端中的第二个的输出端以及用于在一个时钟周期之后将施加到所述延迟线(11)的信号输出的装置，以及-校准电路(15)，包括连接到用于接收来自所述仲裁器电路(14)的信号的所述仲裁器电路(14)的输出端的输入端，所述信号指示从所述延迟线(11)输入到所述仲裁器电路(14)的信号是超前还是滞后于从所述第二单元(13)输入到所述仲裁器电路(14)的信号，所述校准电路(15)还连接到所述延迟线(11)，用于根据从所述仲裁器电路(14)接收的信号对所述延迟线进行校准。
2.如权利要求1所述的电路(10)，其中所述仲裁器电路(14)包括用于处理时钟信号上升沿的“与非”仲裁器。
3.如权利要求1或2所述的电路(10)，其中所述仲裁器电路(14)包括用于处理时钟信号下降沿的“或非”仲裁器。
4.如前面权利要求中的任一项所述的电路(10)，其中所述校准电路(15)连接到所述延迟线(11)的各所述延迟单元，用于校准所述延迟线(11)。
5.如前面权利要求中的任一项所述的电路(10)，其中所述校准电路(15)包括用于存储延迟校准参数值的存储装置。
6.如权利要求5所述的电路(10)，其中所述校准电路(15)还包括执行用于所述校准参数值更新的更新算法的装置。
7.一种包括脉冲宽度调制器(21)的调制器设备(20)，其特征在于所述调制器设备(20)包括如前面权利要求中任一项所述的电路(10)，其中所述调制器(21)连接到所述电路(10)的所述同步单元(12、13)。
全文摘要
本发明涉及延迟线校准电路。校准电路(10)包括具有用于确定两个信号中哪一个先到达的装置的仲裁器电路(14)；各包括用于接收时钟信号的输入端的第一和第二同步单元(12、13)，并且它们中的一个具有用于在一个时钟周期之后输出时钟信号的装置；以及包括连接到仲裁器电路(14)的输出端的输入端的校准电路(15)，用于从其接收信号，该信号用于指示从延迟线(11)输入到仲裁器电路(14)的信号是超前还是滞后于从第二单元(13)输入到仲裁器电路(14)的信号，校准电路(15)还被连接到延迟线(11)，用于根据从仲裁器电路(14)接收到的信号校准延迟线。本发明提供了延迟线的改进校准。
文档编号H03F3/217GK101018050SQ20061013620
公开日2007年8月15日 申请日期2006年10月11日 优先权日2006年2月9日
发明者M·路易斯 申请人:英飞凌科技股份公司