专利名称：实时时钟的频率合成器的制作方法
技术领域：
本实用新型属于计时器或计时^s技术领域，具,及到实时时钟的频率合成驱益。
背景技术：
电子实时时钟计时准确与否核心在于驱动它的石英晶 荡 率稳定度水 平的高低。石英晶條荡器产生的频率信号作为时齢号用于实时,产生秒、分、时、日、月、年m息。通常实时时钟皿电路芯片夕港的32.768 KHz石英晶体 构成的振荡器频率稳定度只有士5X10—5量级，这种水平的频率源驱动实时时钟计 时准确性低，月计时皿可达正、负十五秒钟以上，对高精ffi用的计时装置来说， 这样大的时间皿是不充许的。高稳定度频率振荡源可以提高实时时钟长期计时准 确性，但稳定度在l(T以上的高稳定石英晶條荡器以及稳定度更高的铯原子钟、 氢原子钟、铷原子钟等频^l示准，输出频率采用5MHz或10細z ^i[频率输出。 为了倉纵l(T以上的高稳定度频M获得32. 768 KHz频率，需要鄉频率合 将5MHz或10MHz等整数频率变换为32. 768 KHz。 发明内容本实用新型";W决的技术问题在于克Slh述实时时钟的缺点， —种结构简 单、成本低、制作调试方便的实时时钟的频率合成器。解^h述技术问JWf采用的技术方案是它包括单片锁相环,；小数分频电 路，该鹏与单片锁相环电路相连接；50分频电路，该鹏的输A^单片锁相环电路。本实用新型的小数分频电路为集成电路U7的11脚接单片锁+W电路和集成电路U3A的6脚、14脚接单片锁相环电路和 电路U3B的13脚以及50分频电路、 4脚接集成^EU3B的9脚、5脚接15脚、1脚和9脚以及10脚相连接、12脚接 集成电路U3B的12脚、13脚接集成鹏U8的5脚和9脚以及11脚、3鹏誠 ■ U4的13脚、7脚接 118的14脚。集成 1]3丸的5脚g^电路U4 的1脚、4脚和2脚以及15脚接集成,U4的2脚、1 W^集成电路U3B的13脚和集成电路U1的4脚、3脚接集成电路U4的6脚。触电路U4的2、 4、 5、 10、 11、 12脚相连接，集成电路U4的9JW^^电路U8的13脚。集成电路U8的4、 15、 1、 IO脚相连接，集成电路U8的2脚接集成电路U6A的2脚、6脚接集成电 路U6A的1脚、7脚接集成电路U9的5脚和15脚。集成电路U6A的12脚鶴成电 路U3B的14脚。集成,U9的9脚接皿电路U6A的13脚、S1 S4端接分别接 集成电路U5的1D 4D端、B1 B4端分别接集成电路U5的5Q 8Q、 7脚,成电 路U10的9脚和1脚、15脚和5脚i^电路U8的7脚。集成电路U5的5D 8D 端分别接集成电路U10的S1 S4端、1Q 4Q分别,成电路U10的B1 B4。集成 电路U10的15、 3、 5、 7脚相连接。本实用新型将高稳定度频^!I变换为可供实时B寸钟使用的频率信号，克服了实 时时钟^柳普通32. 768 KHz石英晶條荡常期计时准确性低的缺点，使实时时钟 长期计时糊性随频顿稳定度的提高而提高。采用了单片锁相环电路，具有结构 简单、^*低、制作调试方便的优点，可作为将高稳定度频率振荡源转换为适合实 时时钟频率的频率合成器。
图1是本实用新型的电气原理方框图。图2是本实用新型一个实施例的电子线路原理图。
具体实施方式
以下结合附图和实施例对本实用新型进一步详细说明，但本实用新型不限于这 些实施例。图1是本实用新型的电气原理，图，参见图1。在图1中，本实用新型是由 单片锁相环电路、小数分频电路、50分频,连接构成。单片锁相环％1&的输出端 接与小数分频电路相连接、输出端接50颁电路。单片锁相环电路输出1638.4KHz 信号分两路，一路输入50分频电路，另一路输入小数分频电路，小数分频电路为 81.92分频。输入50分频电路的信号，经50分频后得到32. 768KHz信号，为实时 时钟$1#1频率信号源。输入小数分频喊的信号，经81.92分频，得到20KHz信号， 输入单片锁相环喊与外界输入的高稳定度20KHz频率参考信号进行比相，从而控 制单片锁相环电路输出1638.4KHz信号达到与参考信号源相当的高稳定度。在图2中，本实施例的单片锁相环电路由集成电路U1、电阻R1 电阻R4、电 容C1、电容C2、插座J1连接构成，集成电路U1的型号为74HC4046。 20KHz高稳定度参考频率信号从插座Jl的2 Mf入到皿电路Ul的14脚，^电路W的9 脚通过电阻Rl接13脚、并通过电阻R2接电容Cl的一端、6脚和7脚分别接电 容C2的两端、11脚ilii电阻R3接电容Cl的另一端、12脚通过电阻R4接电容Cl 的另一端、3脚接小数分频电路、4脚接50分频电路和小数分频电路。本实施例的小数分频电路由集成电路U3A、集成电路U3B、皿电路U4、集成 电路U5、 U6A、 U7、集成电路U8、集成电路U9、集成t^U10 连接构成，誠鹏IM和集成电路U3B的型号为SN74HC112，集成电路U4的型号 为SN74LS54，集成电路U5的型号为74HC273,集成电路U6A的型号为SN74HC27， 集成电路U7和集成电路U8的型号为SN74HC190，集成鹏U9和集成电路U10的型 号为廳74HC4560。集成电路U7的11脚^成电路Ul的3脚和集成电路U3A的6 脚、14脚接集成电路Ul的4脚和 电路U3B的13脚以及50分频电路、4脚接 集成电路U3B的9脚、5脚接15脚、1脚和9脚以及10脚相连接、12脚,成电 路U3B的12脚、13P^成电路U8的5脚和9脚以及11脚、3,集成电路U4 的13脚、7脚麟成电路U8的14脚。誠电路U3A的5脚接集成鹏U4的1脚、 4脚和2脚以及15脚接集成电路U4的2脚、1脚接集成电路U3B的13脚和集成电 路U1的4脚、3,集成电络U4的6脚。集成电络U4的2、 4、 5、 10、 11、 12 脚相连接，集成电路U4的9脚接集成电路U8的13脚。,电路U8的4、 15、 1、 10脚相连接，U8的2脚接集成电路U6A的2脚、6脚,成,U6A的1 脚、7脚接集成电路U9的5脚和15脚。集成电路U6A的12脚^K电路U3B的 14脚。集成电路U9的9脚接集成电路U6A的13脚、S1 S4端接分别接集成电 路U5的1D 4D端、B1 B4端分别接集成电路U5的5Q 8Q、 7脚接集成,U10 的9脚和1脚、15脚和5脚接集成电路U8的7脚。集成电路U5的5D 8D端分别 接集成鹏UIO的S1 S4端、1Q 4Q分别皿成电路U10的Bl B4。集成电路mO 的15、 3、 5、 7脚相连接。本实施例的50分频电路由集成电路U2A、集成电路U2B、插座J2连接构成， 集成^BI U2A和集成电路U2B的型号为SN74HC390。集成电路U2A的1脚^)l成电 路U1的4脚、4脚接3脚、7脚接誠电路U2B的12脚。誠鹏U2B的9鹏 插座J2的1 Wi出32.768KHz的频率信号，供实时时钟tffl 。插座J2的2 W^地。本实用新型的工作原理如下-夕卜输入20KHz参考信号可以从5ffiz或10 MHz等高稳定度频^I圣M分频后获得。20Kfe參考信号ilii插座几输入到集成电路Ul的14脚，，电路Ul的4 脚输出频率为1638.4KHz信号，分两路， 一路输出到誠,U2A的1脚，经集成 电路U2A分鹏由7 出到集成电路U2B的12脚，纟续成鹏U2B分频后由9 脚输出32. 768KHz的频率信号，由插座J2输出，供实时时钟使用。集成电路Ul的4 i^f出另一路1638. 4KHz的频率信号送到小数分频％^，小 数分频电路为81. 92小i^j^频器。誠电路U3B、集成鹏U6A、集成鹏U7、 集成电路U8组成+81/82双模程序分频器。集成电路U5、集成电路U9、集成电 路U10组自位累加器。相位累加器对小数0. 92及其余数相加，累加器的溢出脉 冲由集成电路U9的9脚输出，经集成电路U6A送至集成电路U3B的14脚。双模程 序分频驗相位累加器有溢出时分频比为+82，无溢出时颁比为+81。在20KHz 周期的时间内，小数辦分频器对1638.4KHz信号分频比为81.92。集成电路U3A、 集成电路U4用于对信号选通，消除小数,分频器所产生的触发噪声。经过小数 分频电路分频的20KHz信号由M电路U3A的6脚输出到 电路Ul的3脚。集 成电路Ul的14脚和3脚为片内鉴相器的两输入端，皿电路Ul的14 jWir入的 20KHz参考信号来自于高稳定度振荡器，集成电路Ul的3脚20KHz信号来自于小数 ,分频器，两路20KHz信号在鉴相器中进行相位差比较，根据相位差变化，鉴相 器输出控制电压，控制集成 1]1片内压控振荡,出的1638.4KHz信号频率， 使压控振荡器输出的1638.4KHz信号频率达到与外部高稳定度振荡器相当的稳定度 并由4脚输出。
权利要求1. 一种实时时钟的频率合成器，其特征在于它包括单片锁相环电路；小数分频电路，该电路与单片锁相环电路相连接；50分频电路，该电路的输入端接单片锁相环电路。
2、 按照权利要求1戶皿的实时时钟的频率合成器，其特征在于所说的小数分 频电路为集成电路(U7)的ll脚接单片锁相环电路和集成电路(U3A)的6脚、 14脚接单片锁相环电路和集成电路(U3B)的13脚以及50分频电路、4脚接集成 电路(U3B)的9脚、5脚接15脚、1脚和9脚以及10脚相连接、12脚接集成电 路(U3B)的12脚、13脚接集成电路(U8)的5脚和9脚以及11脚、3脚接集成 电路(U4)的13脚、7脚接集成电路(U8)的14脚；集成电路(U3A)的5脚接集 成电路(U4)的1脚、4脚和2脚以及15脚接集成电路(U4)的2脚、1脚接集成 电路(U3B)的13脚和集成电路(Ul)的4脚、3脚接集成电路(U4)的6脚；集 成电路(U4)的2、 4、 5、 10、 11、 12脚相连接，集成电路(U4)的9脚接集成电 路(U8)的13脚；集成电路(U8)的4、 15、 1、 IO脚相连接，集成电路(U8)的 2脚接集成电路(U6A)的2脚、6脚接集成电路(U6A)的1脚、7脚接集成电路(U9) 的5脚和15脚；集成电路(U6A)的12脚接集成电路(U3B)的14脚；集成电 路(U9)的9脚接集成电路(U6A)的13脚、S1 S4端接分别接集成电路(U5)的 1D 4D端、B1 B4端分别接集成电路(U5)的5Q 8Q、 7脚接集成电路(U10)的 9脚和1脚、15脚和5脚接集成电路(U8)的7脚；集成电路(U5)的5D 8D端 分别接集成电路(U10)的S1 S4端、1Q 4Q分别接集成电路(U10)的B1 B4; 集成电路(U10)的15、 3、 5、 7脚相连接。
专利摘要一种实时时钟的频率合成器，单片锁相环电路；小数分频电路，该电路与单片锁相环电路相连接；50分频电路，该电路的输入端接单片锁相环电路。本实用新型将高稳定度频率源变换为可供实时时钟使用的频率信号，克服了实时时钟使用普通32.768KHz石英晶体振荡常期计时准确性低的缺点，使实时时钟长期计时准确性随频率源稳定度的提高而提高。采用了单片锁相环电路，具有结构简单、成本低、制作调试方便的优点，可作为将高稳定度频率振荡源转换为适合实时时钟频率的频率合成器。
文档编号H03L7/197GK201118550SQ20072003210
公开日2008年9月17日 申请日期2007年6月22日 优先权日2007年6月22日
发明者刘长虹, 和康元 申请人:中国科学院国家授时中心