专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及具有使输入时钟信号延迟的延迟时钟电路，并将延迟 时钟信号例如作为读出放大器的使能信号等使用的半导体集成电路。
背景技术：
在半导体存储装置等中使用的锁存型读出放大器，为了生成其使能信号而需要定时信号生成电路。定时信号生成电路最简易的结构由 级联连接的多个反相器构成。通过调整反相器的门电路级数，能够使 读出放大器的使能信号按最佳的定时进行工作。按照某种现有技术，根据输入时钟信号的频率变化来调整延迟时钟信号的延迟时间。具体地说，将反相器和NAND、 NOR电路组合 而生成以输入时钟信号的下降沿为基准的脉沖信号，并由该脉冲信号 改变生成延迟时钟信号的反相器链路的各反相器的驱动能力(参照专 利文献1 )。专利文献1:日本特开2001 — 344972号公报发明内容在上述的现有技术中，能够根据输入时钟信号的频率变化而生成 最佳的定时。但是，为了生成用于改变反相器的驱动能力的脉冲信号， 需要规模大的电路。而且，在脉冲信号的生成电路和反相器链路内所使用的反相器中，没有对晶体管的标准离差采取延迟时间调整的对究 束。鉴于上述的问题，本发明的目的是提供 一 种具有晶体管标准离差 容许度而不会导致电路面积增大的延迟时钟电路。本发明提供一种半导体集成电路，其具有使输入时钟信号延迟的延迟时钟电路，上述延迟时钟电路，将具有第一反相器和第二反相器 的构成要素级联连接，上述各构成要素，具有在输入转变时工作以使 穿透电流流过上述第 一和第二反相器的连接结点并在预定时间发生电荷竟争(change competition )的延迟时钟控制电路。按照本发明，在延迟时钟电路的各构成要素中，能够在输入转变 时由延迟时钟控制电路使第 一 和第二反相器的连接结点在预定时间 发生由穿透电流引起的电荷竟争。由此，可以使延迟时钟信号进一步 延迟。所以，与以往相比例如可以将读出放大器使能信号的激活进一 步延迟。因此，能够增大位线对的微小电位差的值，并能抑制产生误 工作的概率，从而能够提高半导体集成电路的合格率。按照本发明，能够在输入转变时由延迟时钟控制电路使第 一反相 器和第二反相器的连接结点在预定时间发生由穿透电流引起的电荷 竟争，因此能够将延迟时钟信号进一步延迟。
图1是表示作为本发明的半导体集成电路之一的SRAM的结构 例的框图。图2是表示图1的SRAM中的现有技术的延迟时钟电路的概略 结构例的电路图。图3是表示图1的SRAM中的本发明的实施方式的延迟时钟电 路的概略结构例的电路图。图4是用于说明在图1的结构中采用了图2和图3的延迟时钟电 路时的工作的定时图。图5是表示图1的SRAM中的本发明的实施方式的延迟时钟电 路的概略结构例的电路图。图6是用于说明在图1的结构中采用了图5的延迟时钟电路时的 工作的定时图。图7是表示图1的SRAM中的本发明的实施方式的延迟时钟电 路的概略结构例的电路图。图8是用于说明在图1的结构中采用了图7的延迟时钟电路时的 工作的定时图。图9是表示图1的SRAM中的行译码器的概略结构例的电路图。 图IO是用于说明包含图9的行译码器的图1的SRAM的工作的 定时图。图11是表示图1的SRAM中的复制行译码器(row decoder replica)的概略结构例的电路图。图12是表示在图1的SRAM中采用了复制存储单元时的工作的 定时图。图13是表示图1的SRAM中的写入辅助电路的概略结构例的电 路图。图14是表示在图1的SRAM中采用了写入辅助电路时的工作的 定时图。图15是表示图1的SRAM的布局的概略结构例的电路图。 图16是表示本实施方式的延迟时钟电路的布局的概略结构例的 电路图。图17是表示本实施方式的延迟时钟电路的布局的概略结构例的 电路图。图18是表示本实施方式的延迟时钟电路的布局的概略结构例的 电路图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。图1示出作为本发明的半导体集成电路之一的SRAM (Static Random Access Memory:静态随机存取存储器)100的结构例。图1 的SRAM100,具有延迟时钟电路IO、 16、 19;存储单元阵列30;行 译码器阵列40;写入辅助电路50;以及读/写电路阵列70。读/写电 路阵列70为包含读出放大器20和数据输入电路60的阵列结构。下面进行详细说明。延迟时钟电3各10、 16、 19,才艮据输入时钟信号CLK输出读出放大器使能(Sense Amp. Enable)信号SAE、用于 对字线WL进行脉冲控制的字线脉沖生成信号PLSDLY、以及用于对 写入辅助电路50进行脉冲控制的写入脉冲生成信号PWDLY。这些信 号SAE、 PLSDLY、 PWDLY相当于延迟时钟信号。读出放大器20， 响应读出放大器使能信号SAE而进行工作，并在工作时检测和输出 位线对BL、 NBL的微小电位差。存储单元阵列30具有呈矩阵状排列 的多个存储单元8。多条字线WL分别对存储单元阵列30的行设置， 多个位线对BL、 NBL分别对存储单元阵列30的列设置。行译码器阵列40具有分别对存储单元阵列30的行设置的多个行 译码器9。行译码器9根据输入时钟信号CLK和字线脉沖生成信号 PLSDLY对字线WL输出脉冲信号。写入辅助电路50针对存储单元 阵列30的列而被设置，并与存储单元8的供电电源51连接。而且， 根据写入脉冲生成信号PWDLY对供电电源51输出脉沖信号。数据 输入电路60, 4艮据输入数据信号DI对位线对BL、 NBL输出电位差。图2是表示图1的SRAM100中的现有技术的延迟时钟电路10 的概略结构例的图。在图2中，12A是第一反相器，13是第二反相器， 将第一反相器12A的输出和第二反相器13的输入连接。如图2所示， 延迟时钟电路10,是将第一反相器12A和第二反相器13作为1个构 成要素的阵列结构。即，延迟时钟电路IO，将具有串联连接的第一和 第二反相器12A、 13的构成要素10a级联连接。图3是表示图1的SRAM100中的本发明的实施方式的延迟时钟 电路16的概略结构例的图。在图3中，除图2中示出的现有技术的 结构以外还附加了延迟时钟控制电路14的结构。即延迟时钟电路16 是将具有串联连接的第一和第二反相器12、 13和延迟时钟控制电路14的构成要素16a级联连接而成的。延迟时钟控制电路14连接在第 一和第二反相器12、 13的连接结点以及第二反相器13的输出结点上。 而且，如后文所述，在构成要素16a的输入转变时进行工作，以使穿 透电流流过第一和第二反相器12、 13的连接结点并在预定时间发生 电荷竟争。而且，在图3的结构中，延迟时钟控制电路14，具有配置在电源 线VDD与第一和第二反相器12、 13的连接结点之间、在栅极上接收 第二反相器13的输出的第一P型晶体管15。此外，也可以代替第一 P型晶体管15而设置多级串联连接的多个P型晶体管。而且，还可 以设置反相器以替代第一P型晶体管15。另外，在图3的结构中，第一反相器12,具有配置在接地线VSS 与第一和第二反相器12、 13的连接结点之间并按多级(图中为2级) 串联连接的多个N型晶体管12a、 12b。此外，第一和第二反相器12、 13中的P型和N型晶体管，数量可以是l个，也可以是多级串联连 接的多个。图4是用于说明在图1的结构中采用了图2的延迟时钟电路10 和图3的延迟时钟电路16时的工作的定时图。此处，举出读出工作 的情况，比较并示出图2的现有技术和图3的本实施方式。将输入时钟信号CLK输入行译码器9，激活行译码器9的输出即 字线WL。存储单元8响应字线WL的激活而使位线对BL、 NBL产 生微小电位差。另一方面，将输入时钟信号CLK输入延迟时钟电路 10、 16。在图2的现有技术中，当输入时钟信号CLK变为High (以下， 记为"H (高电平)，，)时，第一反相器12A中P型晶体管截止、N 型晶体管导通，并输出Low(以下，记为"L(低电平)")。因此， 对次级的第二反相器13的输入施加"L，，。由此，第二反相器13中 P型晶体管变为导通、N型晶体管变为截止，并输出"H"。通过改 变门电路级数，能够调整读出放大器使能信号SAE的激活定时。读 出放大器20,响应读出放大器使能信号SAE的激活，检测并输出位 线对BL、 NBL的微小电位差。另一方面，在图3的本实施方式中，当输入时钟信号CLK为"L" 时，第一反相器12中P型晶体管导通、N型晶体管截止，并输出"H"。 因此，对次级的第二反相器13的输入施加"H"。 由此，第二反相 器13中P型晶体管变为截止、N型晶体管变为导通，并输出"L"。第二反相器13的输出"L",输入到延迟时钟控制电路14的第一 P 型晶体管15的栅极。其结果是，第一P型晶体管15导通。当输入时钟信号CLK为"H"时，第一反相器12中P型晶体管 变为截止、N型晶体管变为导通，并输出"L，，。在该时刻，延迟时 钟控制电路14的第一P型晶体管15导通，因此，在一定时间发生由 第一反相器12的N型晶体管的电荷放电和第一P型晶体管15的电荷 充电的穿透电流引起的电荷竟争。之后，对次级的第二反相器13的 输入施加"L"。 由此，第二反相器13中P型晶体管变为截止、N 型晶体管变为导通，并输出"H"。由于不仅改变门电路级数而且增 加了延迟时钟控制电路14的第一P型晶体管15,可以在一定时间发 生由穿透电流引起的电荷竟争，并能调整读出放大器使能信号SAE 的激活定时。读出放大器20，响应读出放大器使能信号SAE的激活， 检测并输出位线对BL、 NBL的微小电位差。如上所述，通过采用本实施方式的图3的延迟时钟电路16,可以 由延迟时钟控制电路14的第一 P型晶体管15和第一反相器12的N 型晶体管在一定时间发生由穿透电流引起的电荷竟争。由此，与现有 技术相比可以将读出放大器使能信号SAE的激活进一步延迟。就是 说，只追加1个晶体管元件，就能够在有晶体管标准离差、特别是 SRAM100中P型晶体管的驱动能力大、N型晶体管的驱动能力小的 情况下将读出放大器使能信号SAE的激活比现有技术进一步延迟， 而不会导致大幅度地面积增大。因此，能够增大位线对BL、 NBL的 微小电位差的值，并能抑制产生误工作的概率，从而能够提高SRAM 和装有SRAM的半导体集成电路的合格率。此外，发生由穿透电流引起的电荷竟争的预定时间，最好比输入 时钟信号CLK的上升沿间隔短。另外，在图3的延迟时钟电路16中，第一反相器12具有的多级 串联连接的多个N型晶体管的栅极宽度之和，最好为延迟时钟控制电 路14的第一 P型晶体管15的栅极宽度的2倍以上、40倍以下。当 该栅极宽度的比率小于2倍时，第一反相器12的N型晶体管的使电荷放电的驱动能力比延迟时钟控制电路14的第一 P型晶体管15的使 电荷充电的驱动能力差，因此将导致延迟时钟电路16产生误工作。 另一方面，当该栅极宽度的比率超过40倍时，发生由穿透电流引起 的电荷竟争而使延迟时间增加的效果将几乎失去。因此，通过在上述 的栅极宽度的限制内进行设计，能够使读出放大器使能信号SAE的 激活定时为最佳值。图5是表示图1的SRAM100中的本发明的实施方式的延迟时钟 电路19的概略结构例的图。在图5中，除图2中示出的现有技术的 结构以外还附加了延迟时钟控制电路17的结构。即，延迟时钟电路 19将具有串联连接的第一和第二反相器12、 13以及延迟时钟控制电 路17的构成要素19a级联连接。延迟时钟控制电路17连接在第一和 第二反相器12、 13的连接结点及第二反相器13的输出结点上。而且， 延迟时钟控制电路17与图3的延迟时钟控制电路14相比，除第一 P 型晶体管15以外，还具有第二 P型晶体管18。第二 P型晶体管18 与第一 P型晶体管15并联地配置在电源线VDD与第 一和第二反相器 12、 13的连接结点之间，并在栅极上接收第一外部信号TE。即根据 第一外部信号TE控制第二P型晶体管18的导通、截止。图6是用于说明在图1的结构中采用了图5的延迟时钟电路19 时的工作的定时图。此处，举出读出工作的情况。而且，第一外部信 号TE作为切换通常工作和测试工作的信号进行说明。另外，由于 SRAM100的基本工作与图4相同，将其说明省略。在通常工作中，第一外部信号TE为"H"，使第二P型晶体管 18截止。这时，在延迟时钟控制电路17中将延迟时钟信号进一步延 迟的晶体管仅为第一 P型晶体管15,因而可以取得与图3的结构相 同的效果。在测试工作中，第一外部信号TE为"L"，使第二P型晶体管 18导通。这时，在延迟时钟控制电路17中，除第一 P型晶体管15 以外，第二P型晶体管18,也作为将延迟时钟信号进一步延迟的晶 体管而进行工作。由此，与图3的结构相比使延迟时间进一步增加。如上所述，在采用了本实施方式的图5的延迟时钟电路19的情 况下，当进行测试工作时，可以由延迟时钟控制电路17的第一和第 二P型晶体管15、 18以及第一反相器12的N型晶体管在一定时间发 生由穿透电流引起的电荷竟争。由此，能够使读出放大器使能信号 SAE的激活进一步延迟。就是说，只是又追加了 l个晶体管元件，就 可以将测试工作时的读出放大器使能信号SAE的激活进一步延迟， 而不会导致大幅度的面积增大。因此，能够增大位线对BL、 NBL的 微小电位差的值，并能抑制产生误动作的概率，从而能够在促进 SRAM和装有SRAM的半导体集成电路的故障检测部位的确定和故 障检测率的提高的同时提高合格率。此外，第一外部信号TE并不只限定于切换通常工作和测试工作 的信号。例如，通过使第一外部信号TE固定不变地保持"L"， 可 以将读出放大器使能信号SAE的激活进一步延迟。因此，能够增大 位线对BL、 NBL的微小电位差的值，而且也能抑制产生误工作的概 率。并且，在图5的结构中，也可以将第一P型晶体管15省略。 另外，在图5的延迟时钟电路19中，第一反相器12具有的多级 串联连接的多个N型晶体管的栅极宽度之和，最好为延迟时钟控制电 路17的第一和第二P型晶体管15、 18的栅极宽度之和的2倍以上、 40倍以下。当该栅极宽度的比率小于2倍时，第一反相器12的N型 晶体管的使电荷放电的驱动能力比延迟时钟控制电路17的第一和第 二P型晶体管15、 18的使电荷充电的驱动能力差，因此将导致延迟 时钟电路19产生误工作。另一方面，当该栅极宽度的比率超过40倍 时，发生由穿透电流引起的电荷竟争而使延迟时间增加的效果几乎失 去。因此，通过在上述的栅极宽度的限制内进行设计，可以使读出放 大器使能信号SAE的激活定时为最佳值。图7是表示图1的SRAM100中的本发明实施方式的延迟时钟电 路22的概略结构例的图。在图7中，除图3的延迟时钟电路16以外 还附加了 P型晶体管用衬底控制电路23和N型晶体管用衬底控制电路24的结构。P型晶体管用衬底控制电路23响应第二外部信号BE 而由信号VDDBB控制延迟时钟控制电路14中的第一P型晶体管15 的衬底电位。N型晶体管用衬底控制电路24响应第二外部信号BE 而由信号VSSBB控制第一反相器12中的N型晶体管12a、 12b的衬 底电位。图8是用于说明在图1的结构中采用了图7的延迟时钟电路22 时的工作的定时图。此处，举出读出工作的情况。而且，第二外部信 号BE作为切换通常工作和测试工作的信号进行说明。另外，由于 SRAM100的基本工作与图4相同，将其说明省略。在通常工作中，根据第二外部信号BE， P型晶体管用村底控制 电路23不由输出信号VDDBB对第一 P型晶体管15的衬底施加偏压， 而N型晶体管用衬底控制电路24不由输出信号VSSBB对第一反相 器12的N型晶体管的衬底施加偏压。因此，在第一 P型晶体管15 和第一反相器12的N型晶体管12a、 12b的阈值电压中没有变化，能 够取得与图3相同的效果。在测试工作中，根据第二外部信号BE, P型晶体管用衬底控制 电路23由输出信号VDDBB对第一P型晶体管15的村底施加正向偏 压，N型晶体管用衬底控制电路24由输出信号VSSBB对第一反相器 12的N型晶体管12a、 12b的衬底施加反向偏压。由此，第一P型晶 体管15,因阈值电压的绝对值减小而使电流驱动能力增大，第一反相 器12的N型晶体管12a、 12b,因阈值电压的绝对值增大而使电流驱 动能力减小，因此，在连接结点上发生电荷竟争，从而使延迟时间比 图3进一步增加。如上所述，在采用了本实施方式的图7的延迟时钟电路22的情 况下，当进行测试工作时，可以使延迟时钟控制电路14中的第一 P 型晶体管15的阈值电压的绝对值减小，并且使第一反相器12中的N 型晶体管12a、 12b的阈值电压的绝对值增大。因此，使第一P型晶 体管15的电流驱动能力增大，并且使第一反相器12的N型晶体管 12a、 12b的电流驱动能力减小，因此能够在一定时间发生由穿透电流引起的电荷竟争。由此，可以将测试工作时的读出放大器使能信号SAE的激活进一步延迟。因此，能够增大位线对BL、 NBL的微小电 位差的值，并能抑制产生误动作的概率，从而能够在促进SRAM和 装有SRAM的半导体集成电路的故障检测部位的确定和故障检测率 的提高的同时提高合格率。此外，第二外部信号BE并不只限定于切换通常工作和测试工作 的信号。例如，也可以根据第二外部信号BE固定不变地对第一P型 晶体管15的衬底施加正向偏压、对第一反相器12的N型晶体管12a、 12b的衬底施加反向偏压。由此，可以将读出放大器使能信号SAE的 激活进一步延迟，并可以增大位线对BL、 NBL的微小电位差的值， 而且也能抑制产生误动作的概率。另外，在图7中，也可以只设置P 型晶体管用衬底控制电路23或N型晶体管用衬底控制电路24中的任 一个。图9是表示图1的SRAM100中的行译码器的概略结构例的电路 图。在图9中，行译码器9，当由地址信号AD选定时，对字线WL 输出脉沖信号。输入时钟信号CLK生成对字线WL输出的脉沖信号 的上升侧的脉冲沿。字线脉冲生成信号PLSDLY生成对字线WL输出 的脉冲信号的下降侧的脉冲沿。而且，行-泽码器9，接收从延迟时钟 电路16、19、22输出的延迟时钟信号作为字线脉冲生成信号PLSDLY。图10是用于说明包含图9的行译码器的图1的SRAM100的工 作的定时图。此处，举出读出工作的情况。而且，在图10中，示出 通常工作和读出放大器使能信号SAE延迟时的动作。此处，通常工作是在设计时设定好的工作定时，与此不同，当工艺、电压、温度、 频率等各种条件产生了偏离时，可以使读出放大器使能信号SAE延迟。在图10中，将输入时钟信号CLK输入行译码器9,激活行译码 器9的输出即字线WL。存储单元8响应字线WL的激活而使位线对 BL、 NBL产生微小电位差。另一方面，将输入时钟信号CLK输入延 迟时钟电路16、 19、 22。读出放大器20,响应作为延迟时钟电路16、19、 22的输出的读出放大器使能信号SAE的激活，检测并输出位线 对BL、 NBL的微小电位差。行译码器9的输出即字线WL,根据作为延迟时钟电路16、 19、 22的输出的字线脉冲生成信号PLSDLY而变为非激活状态。由于从 同一类型的延迟时钟电路16、 19、 22输出读出放大器使能信号SAE 和字线脉冲生成信号PLSDLY，即使各种条件产生了偏离，各个定时 也对条件的偏离显示出同样的倾向。因此，当使读出放大器使能信号 SAE延迟时，字线脉冲生成信号PLSDLY也同样地延迟。由此，可 以展宽字线WL的脉冲宽度。如上所述，按照图l和图9的结构，字线脉沖生成信号PLSDLY 和读出放大器使能信号SAE,其定时对条件偏离显示出同样的倾向。 因此，当使读出放大器使能信号SAE延迟时，字线脉沖生成信号 PLSDLY也同样地延迟，并能展宽字线WL的脉沖宽度。所以，也能 够使位线对BL、 NBL的微小电位差增大，并能抑制产生误工作的概 率，从而能够提高SRAM和装有SRAM的半导体集成电路的合格率。此外，读出放大器使能信号SAE和字线脉沖生成信号PLSDLY, 是来自同一类型的延迟时钟电路16、 19、 22的输出，但也不一定从 相同的门电路级数输出。图11是表示图1的SRAM100中的复制行译码器(RDR) 29的 概略结构例的图。在图11中，复制行译码器29由与行译码器9相同 的结构构成，不接收地址信号AD而是如始终被选择的那样，接收电 源电压VDD或以电源电压VDD为基准的信号。即，在与由地址信号 AD选定的行译码器9相同的定时，输出脉沖信号作为字线延迟信号 WLDLY。从复制行译码器29输出的字线延迟信号WLDLY,作为输 入时钟信号输入到延迟时钟电路16、 19、 22。如上所述，按照图11的结构，从由与行译码器9相同的结构构 成的复制行译码器29输出的字线延迟信号WLDLY,在与字线WL 大致相同的定时被激活。因此，可以抑制输入到延迟时钟电路16、 19、 22的定时的偏差。此外，也可以将字线脉冲生成信号PLSDLY省略。图12是表示在图1的SRAM100中采用了复制存储单元32时的 工作的定时图。在图1中，复制存储单元阵列36行状配置有多个由 与存储单元8相同的结构构成的复制存储单元32。而且，对复制存储 单元32的列设置复制位线对RBL、 RNBL。另外，复制存储单元延 迟信号MEMDLY,是指示在复制位线对RBL、 RNBL上是否产生了 预定的电位差的信号，此处假定当在复制位线对RBL、 RNBL上产生 了预定的电位差时为"H"。另外，延迟时钟电路19在延迟时钟控制 电路17中的第二P型晶体管18的栅极上代替第一外部信号TE而接 收复制存储单元延迟信号MEMDLY。按照图1的结构，可以由复制存储单元32反映存储单元8的偏 差。因此，如图12所示，当存储单元8和复制存储单元32的电荷吸 取快时，使延迟时钟电路19内的第二P型晶体管18截止的定时提前， 因此由读出放大器使能信号SAE起动读出放大器20的定时也提前。 另一方面，当存储单元8和复制存储单元32的电荷吸取慢时，使延 迟时钟电路19内的第二P型晶体管18导通的期间延长、使其截止的 定时延迟，因此也使由读出放大器使能信号SAE起动读出放大器20 的定时延迟。这样，无论存储单元8的标准偏差如何，都可以在充分地确保了 位线对BL、NBL的微小电位差的状态下使读出放大器20起动，因此， 能够使合格率提高。图13是表示图1的SRAM100中的写入辅助电路50的概略结构 例的图。在图13的结构中，为了不使供电电源51的电压下降得过低， 使用P型晶体管吸取电荷。在图1中，写入辅助电路50对存储单元 8的列进行设置，在写入辅助脉冲信号PWPLS输出脉冲的期间，使 供电电源51的电位降低。写入辅助脉冲信号PWPLS,由写入使能信 号WE和作为从延迟时钟电路16、 19、 22输出的延迟时钟信号的写 入脉冲生成信号PWDLY生成。写入脉冲生成信号PWDLY生成写入 辅助脉冲信号PWPLS的脉沖沿。图14是表示在图1的SRAM100中采用了写入辅助电路50时的工作的定时图。如上所述，作为写入辅助电路50的输入信号的写入 辅助脉冲信号PWPLS,其脉冲沿由写入脉冲生成信号PWDLY5生成。 此处，在写入最难于进行的工艺偏差、即P型晶体管的驱动能力大而 N型晶体管的驱动能力小的情况下，延迟时钟电路16、 19、 22与现 有技术的延迟电路10相比，能够使激活的定时延迟。因此，写入脉 沖生成信号PWDLY的激活纟皮延迟，所以使写入辅助脉冲信号PWPLS 的脉冲宽度增大。由此，能够使作为写入辅助电路50的输出的供电 电源51的电位降低，从而使写入易于进行。图15是表示图1的SRAM100的布局的概略结构例的图。在图 15中，16、 19是延迟时钟电路，30是存储单元阵列，40是行译码器 阵列，70是按列状排列多个读/写电路的读/写电路阵列，80是信号控 制电路。延迟时钟控制电路14、 17，配置在与存储单元阵列30、行 译码器阵列40、读/写电路阵列70的距离比与延迟时钟电路16、 19 的距离长的位置。如图15的结构所示，通过将延迟时钟控制电路14、 17配置在信 号控制电路80内，能够抑制布局面积的增大，并能确保对行译码器 阵列40和读/写电路阵列70的布线资源。图16和图17是表示图3和图7的延迟时钟电路16a的布局的概 略结构例的图。在图16和图17中，如将栅电极的延伸方向定义为栅 极宽度方向、将栅极宽度方向的垂直方向定义为栅极长度方向，则在 延迟时钟电路16a中将第一反相器12的P型晶体管的源极和漏极与 第二反相器13的P型晶体管的源极和漏极大致布局在一条直线上。 另外，还将第二反相器13的P型晶体管的源极和漏极与延迟时钟控 制电路14、 17具有的第一P型晶体管15的源极和漏极大致布局在一 条直线上。如上所述，按照图16和图17的结构，扩散区域沿栅极长度方向 被大致布局在一条直线上。由此，能够减低晶体管的特性偏差。因此， 可以抑制从延迟时钟电路16 a输出的信号的定时偏差。图18是表示图3和图7的延迟时钟电路16a的布局的概略结构例的图。在图18中，如将栅电极的延伸方向定义为栅极宽度方向、 将栅极宽度方向的垂直方向定义为栅极长度方向，则在延迟时钟电路 16a中将第一反相器12的P型晶体管的源极和漏极与第二反相器13 的P型晶体管的源极和漏极大致布局在一条直线上。另外，还将第一 反相器12的P型晶体管的源极和漏极与延迟时钟控制电路14、 17具 有的第一P型晶体管15的源极和漏极大致布局在一条直线上。如上所述，按照图18的结构，扩散区域沿栅极长度方向被大致 布局在一条直线上。由此，能够减低晶体管的特性偏差。因此，可以 抑制从延迟时钟电路16a输出的信号的定时偏差。此外，本发明并不限定于上述的实施方式，在不脱离其主旨的范 围内可以实施各种变更。例如，此处，用SRAM进行了说明，但在 DRAM或其他的半导体存储装置中也可以变形和实施。按照本发明，可以使半导体集成电路具有晶体管标准偏差容许度 而不会导致电路面积的增大。因此，例如，作为包含读出放大器的半 导体存储装置、特别是SRAM,详细地说、作为微处理器用的高速緩 冲存储器等是有用的。
权利要求
1.一种半导体集成电路，其特征在于具有使输入时钟信号延迟的延迟时钟电路，上述延迟时钟电路的具有第一反相器和第二反相器的构成要素被级联连接，上述各构成要素具有延迟时钟控制电路，其在输入转变时进行工作，以使穿透电流流过上述第一反相器和上述第二反相器的连接结点并在预定时间发生电荷竞争。
2. 根据权利要求1所述的半导体集成电路，其特征在于 上述预定时间比上述输入时钟信号的上升沿间隔短。
3. 根据权利要求1所述的半导体集成电路，其特征在于上述延迟时钟控制电路具有配置在电源线与上述连接结点之间、 并在栅极上接收上述第二反相器的输出的第一 P型晶体管，上述第 一反相器具有配置在接地线与上述连接结点之间、并按多 级串联连接的多个N型晶体管。
4. 根据权利要求3所述的半导体集成电路，其特征在于 上述多个N型晶体管的栅极宽度之和为上述第一P型晶体管的栅极宽度的2倍以上40倍以下。
5. 根据权利要求3所述的半导体集成电路，其特征在于上述延迟时钟控制电路具有配置在电源线与上述连接结点之间、 并在栅极上接收第一外部信号的第二 P型晶体管。
6. 根据权利要求5所述的半导体集成电路，其特征在于上述多个N型晶体管的栅极宽度之和为上述第一和第二P型晶体 管的栅极宽度之和的2倍以上40倍以下。
7. 根据权利要求5所述的半导体集成电路，其特征在于 上述第一外部信号是切换通常工作和测试工作的信号，上述第一外部信号在测试工作时使上述第二 P型晶体管导通。
8. 根据权利要求3所述的半导体集成电路，其特征在于上述延迟时钟电路还具有根据第二外部信号控制上述第一 P型晶体管和上述多个N型晶体管的衬底电位的衬底控制电路。
9. 根据权利要求8所述的半导体集成电路，其特征在于 上述第二外部信号是用于切换通常工作和测试工作的信号， 上述衬底控制电路在测试工作时，对上述第一 P型晶体管的衬底施加正向偏压，并且对上述多个N型晶体管的衬底施加反向偏压。
10. 根据权利要求1所述的半导体集成电路，其特征在于 具有呈矩阵状排列有多个存储单元的存储单元阵列、 分别对上述存储单元阵列的行设置的多条字线、 分别对上述存储单元阵列的列设置的多个位线对、 将上述位线对的微小电位差放大的读出放大器、以及 当被地址信号选定时向上述字线输出脉冲信号的行译码器， 上述读出放大器接收从上述延迟时钟电路输出的延迟时钟信号 作为读出放大器使能信号，上述行译码器接收从上述延迟时钟电路输出的延迟时钟信号作为生成上述脉冲信号的脉沖沿的字线脉冲生成信号。
11. 根据权利要求IO所述的半导体集成电路，其特征在于 具有由与上述行译码器相同的结构构成、不接收地址信号而按与所选定的上述行译码器相同的定时输出脉沖信号的复制行译码器，从上述复制行译码器输出的上述脉冲信号被作为上述输入时钟 信号而输入上述延迟时钟电路。
12. 根据权利要求5所述的半导体集成电路，其特征在于 具有呈矩阵状排列有多个存储单元的存储单元阵列、分别对上述存储单元阵列的行设置的多条字线、分别对上述存储单元阵列的列设置的多个位线对、将上述位线对的微小电位差放大的读出放大器、呈列状排列有多个由与上述存储单元相同的结构构成的复制存储单元的复制存储单元阵列、以及对上述复制存储单元的列设置的复制位线对，作为读出放大器使能信号， ^ ' ' '上述延迟时钟电路在上述延迟时钟控制电路中的上述第二 P型 晶体管的栅极上，不接收上述第一外部信号而接收用于指示在上述复 制位线对上是否产生了预定的电位差的信号。
13. 根据权利要求1所述的半导体集成电路，其特征在于 具有呈矩阵状排列有多个存储单元的存储单元阵列、 对上述存储单元阵列的列而设置、在上述写入辅助脉冲信号输出脉冲的期间使上述存储单元的供电电源的电位降低的写入辅助电路， 上述写入辅助脉沖信号的脉冲沿由从上述延迟时钟电路输出的延迟时钟信号生成。
14. 根据权利要求3所述的半导体集成电路，其特征在于 在上述延迟时钟电路中，上述第一反相器的P型晶体管的源极和漏极与上述第二反相器 的P型晶体管的源极和漏极大致被布局在一条直线上，并且上述第二反相器的P型晶体管的源极和漏极与上述延迟时钟控 制电路具有的上述第一 P型晶体管的源极和漏极大致被布局在一条 直线上。
15. 根据权利要求3所述的半导体集成电路，其特征在于 在上述延迟时钟电路中，上述第一反相器的P型晶体管的源极和漏极与上述第二反相器 的P型晶体管的源极和漏极被大致布局在一条直线上，并且上述第一反相器的P型晶体管的源极和漏极与上述延迟时钟控 制电路具有的上述第一 P型晶体管的源极和漏极大致被布局在一条 直线上。
全文摘要
本发明提供一种具有晶体管偏差容许度而不会导致电路面积增大的延迟时钟电路以及具有该延迟时钟电路的半导体集成电路。在使输入时钟信号延迟的延迟时钟电路(16)中，具有第一和第二反相器(12、13)的构成要素被级联连接。延迟时钟控制电路(14)，在构成要素的输入转变时进行工作以使穿透电流流过第一和第二反相器(12、13)的连接结点并在预定时间发生电荷竞争。延迟时钟控制电路(14)，具有配置在电源线(VDD)与连接结点之间并在栅极上接收第二反相器(13)的输出的第一P型晶体管(15)。
文档编号H03K5/13GK101256824SQ20081008093
公开日2008年9月3日 申请日期2008年2月29日 优先权日2007年3月1日
发明者增尾昭 申请人:松下电器产业株式会社