专利名称：时钟数据恢复电路、压控振荡器与相位选择器的制作方法
技术领域：
本发明是有关于时钟数据恢复电路、压控振荡器与相位选择器，且特别
是有关于具有电感电容闸门式压控振荡器(LC gated VCO)的时钟数据恢复电 路。
背景技术：
一些数字数据流，特别是高速串行数据流，例如来自光驱的磁头(magnetic head)的原始数据流，传输时没有伴随时钟(accompanyingclock)。接收机自接 近的参考时钟频率产生时钟，接着，通过锁相环，根据数据流的转变进行相 位校准(phase-align)。上述过程一般被称为时钟与数据恢复(Clock and Data Recovery, CDR)。
在光学的点对多点(point-to-multipoint)通讯系统中，每秒几千兆比特 (multi-Gb/s)丛发(burst)模式的时钟与数据恢复电路起着重要的作用。对于被 动光学网络(Passive Optical Network, PON)应用，每一异步封包需要在几十比 特时间内，被正确地接收。现有技术的基于锁相环的时钟与数据恢复电路需 要长的稳定时间(settling time),这是通讯系统设计者不希望的。因此，通讯 系统设计者亟需高速的互补型金属氧化物半导体(Complementary Metal-Oxide-Semiconductor, CMOS)时钟与数据恢复电路。
发明内容
为解决上述时钟与数据恢复(Clock and Data Recovery, CDR)电路稳定时 间长的问题，本发明提出一种时钟数据恢复电路、电感电容闸门式压控振荡 器与相位选择器，可以提高时钟与数据恢复电路的操作速度，从而縮短、电路 的稳定时间。根据本发明一实施方式，揭露了一种时钟数据恢复电路，包含传输线、 锁相环、第二压控振荡器、相位选择器与D触发器。传输线接收输入信号。 锁相环接收参考时钟以及经由传输线接收输入信号，并且产生第一时钟信号， 其中锁相环包含由来自锁相环的内部节点的控制电压控制的第一压控振荡 器。第二压控振荡器耦接锁相环，接收输入信号与来自内部节点的控制电压， 并且产生第二时钟信号。相位选择器，接收来自第二压控振荡器的第二时钟 信号以及经由传输线接收输入信号，并且产生时钟输出信号。D触发器，接 收时钟输出信号以及经由传输线接收输入信号，并且产生数据输出信号。
根据本发明又一实施方式，揭露了一种电感电容闸门式压控振荡器，包 含两个电感电容延迟级与数据触发多工器。数据触发多工器耦接电感电容延 迟级，并且提供差动时钟信号，其中，根据输入信号，数据触发多工器与电 感电容延迟级其中之一共同形成振荡器。
根据本发明又一实施方式，揭露了一种相位选择器，包含延迟器、电流
模式D触发器与多工器。延迟器接收时钟信号。电流模式D触发器，接收数 据输入信号，以及经由延迟器接收时钟信号。多工器，耦接电流模式D触发 器，接收时钟信号与反相时钟信号，并且根据电流模式D触发器的输出信号， 选择时钟信号与反相时钟信号其中之一，作为输出时钟信号。
上述时钟数据恢复电路、电感电容闸门式压控振荡器与相位选择器根据 输入信号，通过压控振荡器产生的时钟信号来产生输出信号，从而达到了时 钟数据恢复电路的稳定时间縮短的效果。
图1A为根据本发明一实施方式的时钟数据恢复电路的方块图。 图1B为图1A中输入匹配电路111 一种实施方式的电路图。 图2A为图1A中电感电容闸门式压控振荡器的方块图。 图2B、图2C分别为当输入信号Din为高准位与低准位时，图2A中电感 电容闸门式压控振荡器的运作示意图。
图3A为图2A中数据触发多工器230的实施方式的电路图。图3B为当输入信号Din为高准位时，数据触发多工器230的等效电路图。 图3C为图2A中电感电容延迟级210/220 —种实施方式的电路图。 图4A为图1A中相位选择器140的一种实施方式的方块图。 图4B与图4C为图4A中相位选择器140的输入信号与输出信号的波形 示意图。
具体实施例方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举 出较佳实施方式，并配合附图，作详细说明如下
图1A为根据本发明一实施方式的时钟数据恢复(Clock and Data Recovery, CDR)电路的方块图。时钟与数据恢复电路100包含传输线110、锁 相环(phase locked loop)120、压控振荡器130、相位选择器140与D触发器(D flip-flop)150。传输线110接收输入信号Din，更明确地说，经由输入匹配电 路(input matching circuit)l 11接收输入信号Din。图IB为图1A中输入匹配电 路lll的一实施方式的电路图。图1B中的输入匹配电路1U由J.Lee在2006 年的ISSCC中揭露，在此将其结合作为参考。其中，输入对称变压器(input symmetric transformer)(未标号)用于吸收i真充电容(pad capacitance)。并联峰化 (shunt-peaking)电路(未标号)通过两个对称变压器(symmetric transformer)与电 阻实现，以增加频宽。锁相环120包含差动(differential)相位/时钟检测器 (Phase/Frequency Detector,以下简称为PFD)121 、差动单端电压电流转换器 (differential—to陽singk画ended voltage to GurrGnt converter, WT"1^I^力D—to—S V/I)123、8倍除频的除频器127与经由内部节点129耦接D-to-S V/I 123的压 控振荡器125。锁相环120的压控振荡器125经由传输线110接收输入信号 Din，自内部节点129接收控制电压V^，并且产生第一时钟信号CK1。锁相 环120的差动PFD 121接收参考时钟CKref。压控振荡器130接收输入信号 Din与来自锁相环120的内部节点129的控制电压Vettl，并且产生第二时钟信 号Xp更明确地说，压控振荡器125、 130为电感电容闸门式压控振荡器(LCgated voltage controlled oscillator)。相位选择器140经由传输线110接收输入 信号Din，从压控振荡器130接收第二时钟信号X^并且产生时钟输出信号 CK。ut。 D触发器150接收时钟输出信号CK。ut以及经由传输线110接收输入 信号Din，并且产生数据输出信号D。ut。更进一步地说，时钟与数据恢复电路 100更包含数据缓冲器155，耦接于D触发器150;以及两个时钟缓冲器128、 145，分别耦接压控振荡器125与相位选择器140。
图2A为图1A中电感电容闸门式压控振荡器的方块图。图2B、图2C 分别为当输入信号Din为高准位(high)与低准位(low)时，图2A中电感电容闸 门式压控振荡器的运作示意图。图2A中，电感电容闸门式压控振荡器200 包含两个电感电容延迟级(delay stage)210、 220与耦接电感电容延迟级210、 220的数据触发多工器(data-triggered multiplexer)230。数据触发多工器230 提供差动时钟信号(即第二时钟信号)X,至图1A的相位选择器140。当输 入信号Din为高准位时，如图2B所示，上方的电感电容延迟级210与数据触 发多工器230共同形成两级电感电容环振荡器(two-stage LC ring oscillator), 并且来自两个电感电容延迟级的时钟同相(in phase)。 一旦输入信号Di。变为 低准位，则如图2C所示，下方的电感电容延迟级220与数据触发多工器230 共同形成另一振荡器，并且上方电感电容延迟级的输出追踪(tmck)下方电感 电容延迟级的输出。由此，在正常操作期间，没有振荡器停止运作。
图3A为图2A中数据触发多工器230的一实施方式的电路图。图3A中， 数据触发多工器230包含第一对半导体金属氧化物(Metallic Oxide Semiconductor,以下简称为MOS)晶体管M5/M6,第二对MOS晶体管Mi/M 第三对MOS晶体管M3/M4与一对电感电容谐振回路(LC tank)LC/LC，。第一 对MOS晶体管M5/M6接收输入信号Din。第二对MOS晶体管M,/M2与第三 对MOS晶体管M3/M4的源极分别耦接第一对MOS晶体管M5/M6中之一者。 电感电容谐振回路LC/LC'分别耦接第二对MOS晶体管Mi/M2与第三对、MOS 晶体管M3/M4。第二对MOS晶体管M,/Mb与第三对MOS晶体管M3/M4的栅极分别接收电感电容延迟级(例如图2A中的电感电容延迟级210、 220)中之 一者的输出信号。当输入信号Din为高准位时，MOS晶体管M3、 M4与M6 关闭，并且数据触发多工器230的等效电路如图3B所示。图3B为当输入信 号Din为高准位时，数据触发多工器230的等效电路图。
图3C为图2A中电感电容延迟级210/220的一实施方式的电路图。图3C 中，延迟级210/220包含一对MOS晶体管M7/M8与一对电感电容谐振回路D 与D，。 MOS晶体管M7/M8从图2A所示的数据触发多工器230接收差动时 钟信号(即第二时钟信号)X^电感电容谐振回路D与D'分别耦接对应的MOS 晶体管M7/Ms。图3B中，电感电容谐振回路D与D'中的电容为由控制电压 V^控制的MOS可变电容。
图4A为图1A中相位选择器140的一实施方式的方块图。图4A中，相 位选择器140包含延迟器410、电流模式D触发器420与多工器430。延迟 器410接收第二时钟信号X!。更明确地说，延迟器410包含电感电容延迟级。 电流模式D触发器420接收输入信号Din，并经由延迟器410接收时钟信号
X2。多工器430接收第二时钟信号X,与反相第二时钟信号X，并且根据电
流模式D触发器420，选择第二时钟信号Xi与反相第二时钟信号X其中之 一，作为时钟输出信号CK。ut。图4B与图4C为图4A中相位选择器140的 输入信号与输出信号的波形示意图。图4B为对准时钟输出信号CK。ut为 180°的情形，压控振荡器130输出的第二时钟信号X,的下降边缘锁定输入
数据Din，压控振荡器130输出的第二时钟信号&经过延迟时间^产生时钟 信号X2，利用电流模式D触发器420，使用输入信号Din来取样接收时钟信 号X2，产生的输出信号Sel为高准位。因此，如图4B所示，选择压控振荡 器130输出的第二时钟信号&的上升边缘，以重新定时(retime)数据。然而，
假如经过延迟时间Td ，压控振荡器130输出的第二时钟信号X！的上升边缘锁 定输入数据Din，则如图4C所示(对准时钟输出信号CK。ut为0。的情形)，压控振荡器130的补充输出信号(即反相第二时钟信号)^用于重新定时数据。 当电流模式D触发器420产生固定的逻辑高准位或低准位时，多工器430可 选择正确的时钟，并且重新定时数据。请注意，延迟器410并非必需的。允
许输入数据Din对远离时钟转变的延迟的时钟信号X2采样。
本发明提供了一种高速CMOS时钟与数据恢复电路的新架构。采用这 种新架构，可提高时钟与数据恢复电路的操作速度，减少功率消耗。此外， 由于这种架构简单，其非常适于在CMOS工艺中实现。
虽然本发明已以实施方式揭露如上，但是对于本领域的技术人员，依据 本发明实施方式的思想，在具体实施方式
及应用范围上均会有改变之处，综 上所述，本说明书内容不应理解为对本发明的限制。
权利要求
1.一种时钟数据恢复电路，其特征在于，所述的时钟数据恢复电路包含传输线，接收输入信号；锁相环，接收参考时钟以及经由所述的传输线接收所述的输入信号，并且产生第一时钟信号，其中所述的锁相环包含第一压控振荡器，所述的第一压控振荡器由来自所述的锁相环的内部节点的控制电压控制；第二压控振荡器，耦接所述的锁相环，接收所述的输入信号与来自所述的内部节点的所述的控制电压，并且产生第二时钟信号；相位选择器，接收来自所述的第二压控振荡器的所述的第二时钟信号以及经由所述的传输线接收所述的输入信号，并且产生时钟输出信号；以及D触发器，接收所述的时钟输出信号以及经由所述的传输线接收所述的输入信号，并且产生数据输出信号。
2. 如权利要求1所述的时钟数据恢复电路，其特征在于，所述的第一压 控振荡器与所述的第二压控振荡器中的至少之一者包含电感电容闸门式压控 振荡器。
3. 如权利要求2所述的时钟数据恢复电路，其特征在于，所述的电感电 容闸门式压控振荡器包含两个电感电容延迟级；以及数据触发多工器，耦接 所述的多个电感电容延迟级，所述的多个电感电容延迟级与所述的数据触发 多工器，提供差动时钟信号，并且根据所述的输入信号，所述的数据触发多 工器与所述的多个电感电容延迟级的其中之一共同形成振荡器。
4. 如权利要求3所述的时钟数据恢复电路，其特征在于，各所述的多个 电感电容延迟级包含一对半导体金属氧化物晶体管，接收所述的差动时钟信 号；以及一对电感电容谐振回路，耦接所述的这对半导体金属氧化物晶体管 中对应之一者，其中所述的多个电感电容谐振回路中的多个电容由所述的控 制电压控制。
5. 如权利要求3所述的时钟数据恢复电路，其特征在于，所述的数据触 发多工器包含第一对半导体金属氧化物晶体管，接收所述的输入信号；第二 对半导体金属氧化物晶体管与第三对半导体金属氧化物晶体管，其源极分别 耦接所述的第一对半导体金属氧化物晶体管中之一者；以及一对电感电容谐 振回路，分别耦接所述的第二对半导体金属氧化物晶体管与所述的第三对半 导体金属氧化物晶体管，其中，所述的第二对半导体金属氧化物晶体管的栅 极与所述的第三对半导体金属氧化物晶体管的栅极分别接收所述的多个电感 电容延迟级中之一者的输出信号。
6. 如权利要求1所述的时钟数据恢复电路，其特征在于，所述的相位选 择器包含延迟器，接收所述的第二时钟信号；电流模式D触发器，接收所述 的输入信号以及经由所述的延迟器接收所述的第二时钟信号；以及多工器， 接收所述的第二时钟信号与反相第二时钟信号，并且根据所述的电流模式D 触发器的输出信号，选择所述的第二时钟信号与所述的反相第二时钟信号其 中之一，作为所述的输出时钟信号。
7. 如权利要求1所述的时钟数据恢复电路，其特征在于，所述的时钟数 据恢复电路更包含输入匹配电路，耦接所述的传输线。
8. 如权利要求1所述的时钟数据恢复电路，其特征在于，所述的时钟数 据恢复电路更包含数据缓冲器，耦接所述的D触发器。
9. 如权利要求1所述的时钟数据恢复电路，其特征在于，所述的时钟数 据恢复电路更包含两个时钟缓冲器，分别耦接所述的相位选择器与所述的锁 相环。
10. —种电感电容闸门式压控振荡器，其特征在于，所述的电感电容闸门式压控振荡器包含两个电感电容延迟级；以及数据触发多工器，耦接所述的多个电感电容延迟级，并且提供差动时钟 信号，其中，根据输入信号，所述的数据触发多工器与所述的多个电感电容延 迟级的其中之一共同形成振荡器。
11. 如权利要求io所述的电感电容闸门式压控振荡器，其特征在于，各所述的多个延迟级包含一对半导体金属氧化物晶体管，接收所述的差动时钟信号；以及一对电感电容谐振回路，耦接所述的这对半导体金属氧化物晶体 管其中对应之一者，其中所述的多个电感电容谐振回路中的多个电容由控制 电压控制。
12. 如权利要求10所述的电感电容闸门式压控振荡器，其特征在于，所 述的数据触发多工器包含第一对半导体金属氧化物晶体管，接收所述的输入 信号；第二对半导体金属氧化物晶体管与第三对半导体金属氧化物晶体管， 其源极分别耦接所述的第一对半导体金属氧化物晶体管中之一者；以及一对 电感电容谐振回路，分别耦接所述的第二对半导体金属氧化物晶体管与所述 的第三对半导体金属氧化物晶体管，其中所述的第二对半导体金属氧化物晶 体管的栅极与所述的第三对半导体金属氧化物晶体管的栅极分别接收所述的 多个电感电容延迟级中之一者的输出信号。
13. —种相位选择器，其特征在于，所述的相位选择器包含 延迟器，接收时钟信号；电流模式D触发器，接收数据输入信号，以及经由所述的延迟器接收所 述的时钟信号；以及多工器，耦接所述的电流模式D触发器，接收所述的时钟信号与反相时 钟信号，并且根据所述的电流模式D触发器的输出信号，选择所述的时钟信 号与所述的反相时钟信号其中之一，作为输出时钟信号。
全文摘要
本发明提供一种时钟数据恢复电路、压控振荡器与相位选择器，所述的时钟数据恢复电路包含传输线、锁相环、第二压控振荡器、相位选择器与D触发器。传输线接收输入信号。锁相环接收参考时钟以及经由传输线接收输入信号，并且产生第一时钟信号。第二压控振荡器接收输入信号与来自内部节点的控制电压，并且产生第二时钟信号。相位选择器接收来自第二压控振荡器的第二时钟信号以及经由传输线接收输入信号，并且产生时钟输出信号。D触发器，接收时钟输出信号以及经由传输线接收输入信号，并且产生数据输出信号。上述时钟数据恢复电路可达到使稳定时间缩短的效果。
文档编号H03L7/099GK101296069SQ20081008117
公开日2008年10月29日 申请日期2008年3月18日 优先权日2007年4月26日
发明者刘深渊, 卓联洲, 李志虹 申请人:联发科技股份有限公司;汪重光