专利名称：一种超高频射频身份识别系统的编译码电路的制作方法
技术领域：
本发明属于RFID通信领域，涉及一种超高频射频身份识别系统的编译码电路。
背景技术：
超高频射频识别技术，识别距离远，已越来越多的应用于物流管理、交通运输管理、工厂工件生产控制等领域，产生了巨大的经济效益。尽管有很多成功的应用案例，但超高频射频识别系统由于读写距离大而存在信道衰减、信号多径干扰、多标签碰撞的问题，安全性和可靠性无法保证，严重影响了其大规模的商业应用。因此对超高频射频系统的研究和改进具有重要意义，特别是高速高读取成功率的超高频射频识别系统的设计更具挑战性，更有实际应用价值。
发明内容
对于基于CRC(循环冗余校验)的编译码电路，由于每次发现错码都要进行重发，因此对于读写距离大噪声干扰严重的场合，读写器与标签之间的通信次数将会增加。假设在读写速度一定的情况下，必然延长一次成功读取的时间，影响超高频射频识别系统在高速读写场合的实用性和可靠性。为了解决这一问题，本发明设计了新的射频识别系统的编译码电路，即一种超高频射频身份识别系统的编译码电路。
本发明的技术解决方案如下 一种超高频射频身份识别系统的编译码电路，包括编码电路、译码电路和循环冗余校验码电路，其特征在于，还包括卷积编码电路和卷积解码电路；所述的循环冗余校验码电路接数据总线，其输出端接所述的卷积编码电路的输入端，卷积编码电路的输出端接编码电路的输入端，编码电路的输出信号被发送到超高频射频身份识别系统的信号接收端；所述译码电路的输入端接超高频射频身份识别系统的信号接收端以接收数据，所述译码电路的输出端接卷积解码电路的输入端，所述卷积解码电路的输出端接循环冗余校验码电路的输入端。
所述的卷积编码电路采用“2，1，3”的卷积码编码；所述的卷积解码电路采用维特比译码方法进行解码。
作为改进，所述的循环冗余校验码电路为并行输入并行输出的循环冗余校验码电路。
所述的并行输入并行输出的循环冗余校验码电路为 生成多项式为G(g0，g1，…gm)，输入数据为D(d0，d1，…dk)，输出为X(x0，x1，…xm)；每次的并行处理位数为m，经过
个时钟周期，电路输出循环冗余校验附加码；有 其中，为m×m矩阵，X(0)表示寄存器的初始状态，X‘(0)表示寄存器的次态，
符号表示相与以后再异或运算，
符号表示异或运算，g′＝(gm-1…g1g0)T；Fm为并行输入并行输出的循环冗余校验码电路的使能控制矩阵。
有益效果 本发明的设计思路是加入卷积纠错码，并与CRC电路级联的方式来减少读写器与标签之间读写次数，提高了系统在一定时间内成功读取率。本发明中的CRC电路是基于FPGA设计实现的结构紧凑、运算速度快的并行电路，进一步减少了阅读器与标签间的通讯时间。与现有技术相比，本发明的优点就在于由于引入了卷积编解码电路，显著提高了系统纠错能力，增强了系统的稳定性和可靠性；另外，改进原有的串行的CRC电路为并行的CRC电路，也明显提高了系统的数据处理能力和系统的处理效率。
图1为本发明的涉及的射频识别系统总体结构原理框图 图2为现有的射频识别系统编译码电路原理框图； 图3为本发明的CRC和卷积级联编译码电路原理框图； 图4为本发明的卷积编码电路； 图5为本发明的并行CRC电路； 图6(a)为线性反馈移位寄存器CRC电路的时序；(b)为并行CRC电路的时序； 图7为现有的通用的线性反馈移位寄存器电路。
具体实施例方式 以下将结合附图和具体实施过程对本发明做进一步详细说明 实施例1 本发明考虑如图1射频识别系统，由阅读器和电子标签两部分组成。当电子标签进入阅读器有效作用距离内，双方即可按照一定的协议通过电磁场进行通信。阅读器和电子标签从结构上都可以划分为模拟电路和数字基带部分。标签的模拟电路包括稳压电路和射频接口电路，稳压电路负责在射频信号中获取能量提供给标签数字基带部分使用，射频接口电路则负责射频信号的调制发送和接收解调。数字基带部分包含编译码电路、时钟电路、系统状态机、存储系统。编译码电路将适合数字处理的归零码转化为适合于信道传输的其他编码，并附加上差错控制码；时钟电路产生系统的工作频率；系统状态机产生整个系统的控制信号；存储系统存储协议信息。
ISO/IEC18000-6标准定义了860～960MHz频段范围内射频识别系统的空气接口和通信协议。规定了两类非接触式射频卡Type A和Type B。这两类卡均采用ASK调制(振幅键控调制)方式、具有阅读器先发模式(Reader talks first)，后向链路都采用FMO编码，都使用CRC校验码。不同之处在于Type A的前向链路采用PIE编码，防冲突算法用的是ALOHA协议；Type B协议采用Manchester编码，防冲突算法使用二进制树形。依据ISO/IEC18000-6标准，编译码模块包含CRC校验电路、编码电路、译码电路、控制电路、时钟分频电路(如图2所示)。
CRC校验电路的基本思想是在发送端根据要传送的二进制数据以一定的规则产生一串校验用的码序列，并附在信息后面发送出去。在接收端，则根据信息码和校验码之间所遵循的规则判断传送中是否出错。根据协议，超高频系统采用CRC-5和CRC-16，生成多项式分别为x5+x3+1和x16+x12+x5+1。
编码电路和译码电路，根据协议A类卡前向链路采用PIE编码，B类卡前向链路采用曼切斯特编码，两种卡的后向链路都采用FMO编码。
控制电路用MCU芯片来编程控制。它主要用来控制编译码模块各部分协调工作以及作为编译码模块与系统的接口，接受系统状态机的命令。时钟分频电路通过对系统时钟的分频，产生编译码模块中各种电路所需的工作频率。
通过以上对编译码模块的分析可知，基于CRC电路的编译码模块每次发现错码都要进行重发，因此对于读写距离大噪声干扰严重的场合，读写器与标签之间的通信次数将会增加。假设在读写速度一定的情况下，必然延长一次成功读取的时间。这务必影响超高频系统在高速公路无人收费站、流水线上工件的识别跟踪等高速读写场合的实用性和可靠性。为了解决这一问题，本发明提出了加入卷积纠错码，并与CRC电路级联的方式(见图3)来减少读写次数，从而提高系统在一定时间内成功读取率。加入卷积码电路虽然增加了卷积编译码时间，但是减少重复通信的时间。随着硬件电路处理速度越来越快，优势越明显。
本发明所提出的编译码电路系统工作流程为发送段对数据先通过CRC电路加上校验码，然后进行卷积编码发送。接收端先进行卷积解码，然后CRC校码。对于一般错码，在卷积解码端就可以纠正；只有连续多个错码造成的不可纠正错误，才被CRC校码发现，并要求重发。
本发明采用(2，1，3)的卷积码，用Viterbi(维特比)译码方法进行译码。卷积编码器原理如图4所示。(2，1，3)卷积码的编码规则是把1比特信息编码成2比特的码组，但所编成的码组不仅与当前输入的信息有关而且与前面2个比特的信息有关，生成多项式G(z)(参见图4)如下 上式中X(z)为卷积编码器的输入，Y(z)为卷积编码器的输出。
卷积码的译码可分成代数译码和概率译码两类，其中代数译码一般仅用于简单的卷积编码；维特比译码算法属于概率译码中的最大似然译码。维特比译码的具体步骤如下(1)计算进入每一状态的各个分支路径与接收码元之间的汉明距离(硬判决)，此距离称为此分支的分支度量。(2)把各分支度量同各自相应的前一时刻状态度量相加求和，得到路径度量。在每个状态中，从到达这一状态的路径度量里选出并保留最小者作为当前时刻的状态度量。同时保留与之相应的路径作为幸存路径。(3)在各状态的幸存路径中选出状态度量最小的一条，顺此回溯，得到译码输出。
为了提高射频识别系统的数据处理速度，增加单位时间内的标签识别量，本发明设计了新的编译码CRC(循环冗余校验码)电路。
相对线性反馈移位寄存器(LFSR)实现循环冗余校验来说，并行循环冗余校验CRC电路在算法和电路上都较为复杂。为降低电路的复杂性，减小标签芯片的面积，简单的算法和电路是并行CRC电路设计的关键。
本发明提出的并行CRC电路设计与算法如下 设生成多项式为G(g0，g1，…gm)，输入数据为D(d0，d1，…dk)，输出为X(x0，x1，…xm)。每次的并行处理位数为m，则经过
个时钟周期，电路输出CRC附加码。
构造一个m×m矩阵若以X(0)表示寄存器的初始状态，X′(0)表示寄存器的次态，并以
符号表示相与以后再异或运算，
符号表示异或运算，则 可以递推出 其中g′＝(gm-1…g1g0)T。
并行CRC电路如图5所示，Fm为电路的使能控制矩阵。
下面以CRC-5，生成多项式为x5+x3+1(101001)为例说明使能矩阵Fm的产生过程。
首先构造m×m矩阵则可以递推出下列矩阵 用
表示寄存器的输出，[x4x3x2x1x0]T表示寄存器的输入，[d4d3d2d1d0]T表示输入数据，则 对于时不变系统，即生成多项式为固定的CRC电路来说，图5中使能控制端以后的与门可以取消，图5中所示为通用CRC电路图，只有确定并行位宽和生成多项式后才能确定电路。图中寄存器的个数即为并行位宽，生成多项式确定使能矩阵的逻辑关系，e(m，m)为1打开与门，允许寄存器次态输入或门；e(m，m)为0禁止。图5中左边是m条竖线，是每个寄存器和e(m，m)矩阵的连接线。由图5可以看出采用并行电路没有使CRC循环冗余校验电路明显复杂化，射频识别系统标签芯片面积增加有限。
实验分析 利用Xilinx公司的FPGA芯片，Spartan2E系列xc2s50e，在Xilinx ISE7.1i平台上，分别对①预先置入寄存器初始状态的线性反馈移位寄存器电路(简称电路①，见ISO/IEC18000-6C标准附件A)、②通用的线性反馈移位寄存器电路(见图7所示电路，简称电路②)以及③本发明提出的新型的并行电路(见图5所示电路，简称电路③)实现CRC循环冗余校验进行试验和测试。图6(a)为线性反馈移位寄存器CRC电路的时序测试图(①、②相同)，图6(b)为并行CRC电路的时序测试图。
图6测试了24比特数据的CRC-16运算，生成多项式为x16+x12+x5+1，电路①、②用了25个时钟周期(一个时钟周期初始化)；而电路③仅用了3个时钟周期。
3个电路在FPGA芯片资源使用情况如表1所示 表1.FPGA芯片资源使用情况表 由表1可以看出本发明新型并行CRC电路相对串行线性反馈移位寄存器CRC电路来说，电路复杂程度并没有明显增加(电路①为定制芯片电路，所以资源使用最少)，但处理速度明显的快。
大量实验表明本发明提出的加入卷积码编译器的改进超高频射频识别系统编译码电路能减少循环冗余校验码CRC电路的纠错次数，从而减少标签与阅读器的通信次数，提高了高速远距射频系统的稳定性和可靠性；本发明设计的新型的并行CRC电路数据运算速度快，电路简单，可以很好地提高频射频识别系统编译码数据处理速度，增加单位时间内的标签识别量。同时，由于电路相对简单，标签芯片面积增加有限，基本不会对标签成本产生影响，有很好的实用价值。
权利要求
1.一种超高频射频身份识别系统的编译码电路，包括编码电路、译码电路和循环冗余校验码电路，其特征在于，还包括卷积编码电路和卷积解码电路；所述的循环冗余校验码电路接数据总线，其输出端接所述的卷积编码电路的输入端，卷积编码电路的输出端接编码电路的输入端，编码电路的输出信号被发送到超高频射频身份识别系统的信号接收端；所述译码电路的输入端接超高频射频身份识别系统的信号接收端以接收数据，所述译码电路的输出端接卷积解码电路的输入端，所述卷积解码电路的输出端接循环冗余校验码电路的输入端。
2.根据权利要求1所述的超高频射频身份识别系统的编译码电路，其特征在于，所述的卷积编码电路采用“2，1，3”的卷积码编码；所述的卷积解码电路采用维特比译码方法进行解码。
3.根据权利要求1或2所述的超高频射频身份识别系统的编译码电路，其特征在于，所述的循环冗余校验码电路为并行输入并行输出的循环冗余校验码电路。
4.根据权利要求3所述的超高频射频身份识别系统的编译码电路，其特征在于，所述的并行输入并行输出的循环冗余校验码电路为
生成多项式为G(g0，g1，…gm)，输入数据为D(d0，d1，…dk)，输出为X(x0，x1，…xm)；每次的并行处理位数为m，经过
个时钟周期，电路输出循环冗余校验附加码；有
其中，为m×m矩阵，X(0)表示寄存器的初始状态，X‘(0)表示寄存器的次态，
符号表示相与以后再异或运算，
符号表示异或运算，g′＝(gm-1…g1g0)T；Fm为并行输入并行输出的循环冗余校验码电路的使能控制矩阵。
全文摘要
本发明公开了一种超高频射频身份识别系统的编译码电路。基于传统循环冗余校验CRC电路的编译码电路由于每次发现错码都要进行重发，因此对于读写距离大噪声干扰严重的场合，读写器与标签之间的通信次数将会增加。假设在读写速度一定的情况下，必然延长一次成功读取的时间，影响超高频射频识别系统在高速读写场合的实用性和可靠性。为了解决这一问题，本发明提出了加入卷积纠错码，并与CRC电路级联的方式来减少读写次数，从而提高系统在一定时间内成功读取率。本发明中的CRC电路是基于FPGA设计实现的结构紧凑、运算速度快的并行电路，进一步减少了阅读器与标签间的通讯时间，增加单位时间内的标签识别量。
文档编号H03M13/00GK101441703SQ20081014306
公开日2009年5月27日 申请日期2008年10月8日 优先权日2008年10月8日
发明者何怡刚, 晶 赵, 阳璞琼 申请人:湖南大学