专利名称：电压降低的差分接收器的制作方法
技术领域：
本公开一般涉及驱动器，并且更具体地但非排他性地涉及低电压差分信令设备。
背景技术：
相对较长的信号路径是数字传输中的主要瓶颈。例如，印制电路板通常包含负责 较长配线路径上的电压电平转换(shift)和静电放电保护的电路。另外，该电路通常需要 较大量的电流来驱动由相对较长配线表示的大的阻抗性和容抗性负载。因此，该电路通常 用掉大的焊盘面积(和大的无源组件)并且还用掉整个功耗的一大部分。大的面积和组件 通常用来助于耗散电路所消耗的功率。
将参考附图描述本公开的非限制性和非排他性的实施例，在各个图中，除非以其 他方式指明，否则相似的标号用来指代相似的部分。图1是发送输出信号强度和接收输入信号范围的小型相机端口 2(CCP2)线路电平 的样本的说明图。图2是图示出样本小型相机端口 2接收器的框图。图3是图示出传统的轨至轨前置放大器的示意图。图4是图示出样本放大器的示意图。图5是图示出样本第二增益级的示意图。图6是图示出样本差分至单端转换器的示意图。图7是图示出差分至单端转换器的输出节点处的lGbs信号的样本时域仿真的波 形图。图8是图示出包含重叠的眼图的样本时域仿真的波形图。图9是图示出对于各种输入信号强度的轨至轨共模电平的抖动的样本时域仿真 的波形图。图10是图示出对于各种电源电压的轨至轨共模电平的的抖动样本时域仿真的波 形图。图11是图示出对于各种电源电压的轨至轨共模电平占空比变化的样本时域仿真 的波形图。图12是图示出样本Vcm钳位电路对信号转变中第一上升沿处的传播延迟变化的 影响的波形图。图13是图示出包含有无钳位电路的接收器的重叠眼图的样本时域仿真的波形 图。图14是图示出包含有使用“fs”工艺的、无钳位电路的接收器的输出眼图的样本 时域仿真的波形图。图15是图示出具有或不具有Vcm钳位电路时的占空比变化比较的样本时域仿真的波形图。
具体实施例方式这里描述了用于接收差分信号的降低了电源电压的差分放大器的实施例。在下面 的描述中，阐述了多个具体细节以提供对实施例的透彻理解。然而，相关领域的技术人员将 认识到，这里描述的技术可以在没有这些具体细节中的一个或多个的情况下实现，或者可 以利用其它方法、组件、材料等来实现。在其它实例中，未详细描述或示出公知的结构、材料 或操作以避免模糊某些方面。在本说明书中对“一个实施例”或“实施例”的引用是指结合实施例描述的特定特 征、结构或特性包括在本发明的至少一个实施例中。因此，在本说明书中的各个地方出现的 短语“在一个实施例中”或者“在实施例中”不一定都指同一实施例。此外，特定的特征、结 构或特性可以以任何合适的方式被组合在一个或多个实施例中。一般地，各种高速差分串行链路标准已经被设计来适应不断增大的芯片外数据速 率通信。高速USB、firewire(IEEE-1394)、串行ATA和SCSI是用于PC产业中的串行数据 传输的一些标准。在发送侧串行数据通信中也实现了低电压差分信号传输(LVDS)。另外，厂商(例如蜂窝电话公司)已经提出了“亚LVDS (subLVDS) ”标准，其是LVDS 标准的超低压摆幅变体。已建议将亚LVDS用在针对(例如)图像传感器与板上系统之间 的串行通信的小型相机端口 2(CCP2)规范中。CCP2是标准移动成像体系结构(SMIA)标准的一部分。典型的LVDS/亚LVDS电 平具有在供给电压VDD与VSS之间的输出共模电平(Vcm)。例如，用于CCP2的发送器(Tx) 通常具有以0. 9V为中心电压Vcm的150mV的输出信号摆幅(Vod)。图1是发送输出信号强 度和接收输入信号范围的CCP2线路电平的样本的图示说明。在接收器(Rx)侧，通常需要广泛地适应常因地电位的转换和背板变薄引起的Vcm 变化和较小信号。CCP2标准规定接收器要以50mV的小输出信号摆幅(Vod)来对待0. 5V至 1. 3V的输入共模电压。因此，公开了具有足够增益来将例如50mV的输入信号放大并转换为 1. 2V CMOS逻辑电平的轨至轨高速亚LVDS接收器。图2是图示出示例小型相机端口 2接收器的框图。小型相机端口 2(CCP2)接收器 包括外部端接电阻器210、亚LVDS前端放大器220、第二增益级230、差分-单端转换器240 以及解串行化器250。如图2所示，解串行化器250将(例如)1.2V高速单比特信号转化为 8-10比特并行信号(并行信号通常比串行比特流发送得慢)。并行信号随后被传送给后续 的数字逻辑单元以供进行进一步的解码和信号处理。在一个示例中，为了匹配高速信号特性阻抗，可将大约100欧的外部端接电阻器 插入在两个板上输入节点之间。为了快速的性能，亚LVDS前端放大器220和第二增益级 230使用1. 8V的供给电压(AVdd)。可将较低的1. 2V的电源电压(DVdd)用于其它组件以 便节省功率。图3是图示出传统的轨至轨前置放大器的示意图。可将传统的轨至轨前置放大器 用于亚LVDS前端放大器220，尽管相对于针对图4公开的放大器来说性能降低了。放大器 300 包括 M0S 晶体管 301-327。NM0S301、302、315 以及 PM0S 303,304,316 晶体管的输入直 接连到输入节点“印”和“en”。被配置作为传统的跨导器件的NM0S 310、302、315以及PM0S303,304,316晶体管的输出电流被注入共二极管负载晶体管305和306。电流控制电路(晶体管317、318、319和320以及晶体管321、322、323和324)调 节输入级的晶体管311-312和313-314的负载源的电流。如图中的配置，通常，大约电流的 一半流经差分晶体管(301-304)，而其余电流流经负载晶体管(315-316)。该放大器可以在三种不同的操作条件中利用轨至轨输入电压电平来工作。在Vcm 约为0V的第一操作条件中，PM0S放大器(参见晶体管317-318)操作而NM0S放大器(参 见晶体管321-324)通常截止。NM0S放大器截止是因为尾电流(tail current)(流经晶体 管315)和流经PM0S晶体管311-312的电流都降至约为0。在Vcm约为Vdd/2的第二操作 条件中，PM0S和NM0S放大器都正常操作。在Vcm约为Vdd的第三操作条件中，NM0S放大器 正常操作。然而，当传统的轨至轨方案(上述的)在第一操作条件下操作时常常需要比堆叠 的NM0S和PM0S晶体管的阈值电压之和更大的电源电压Vdd。例如Vdd > Vgsn+Vdsn+Vgsp+Vdsp > Vtp+Vtn+0. 5V其中，Vtp是PMOS晶体管的阈值电压，Vtn是NM0S晶体管的阈值电压，并且 Vgsn+Vdsn+Vgsp+Vdsp是Vcm，该Vcm是如下电压之和NM0S晶体管的栅极至源极电压 (VgSn)、NM0S晶体管的漏极-源极电压(Vdsn)、PM0S晶体管的栅极-源极电压(Vgsp)以及 PM0S晶体管的漏极-源极电压(Vdsp)。另外，电流源两端的电压Vds可以取为高于0. IV， 并且差分对上的过驱动电压(Vgs-Vt)可以取为高于0. 15V。典型的铸造工艺通常提供两种类型的晶体管核心逻辑晶体管(其具有针对高速 操作的较薄氧化物厚度)以及I/O晶体管(其具有针对2. 5V至3. 3V的较高击穿电压的较 厚氧化物厚度并且具有改善的ESD性能)。在各个示例中，I/O晶体管在设计中通常用于 “前端”(例如，接近输入)差分对。当使用较厚氧化物时，阈值电压(Vt)被大幅提高。使用较厚氧化物导致增加的 电压操作要求(其降低了可用“净空电压(headroom)”)，该要求妨碍一些设计以非常低的 电源电压操作。例如，当已知工艺的I/O晶体管的Vt对于NM0S晶体管约为0. 6V，并且对 于PM0S晶体管约为0. 65V时(在慢的工艺“角”处)，理论上计算出的最小电源电压约为 1. 75V，其高于所需要的最低操作电压1. 62V(其是从标称值1. 8V降低10%得到的)。此外， 增益至少部分地由于基于PM0S的差分对的较差跨导而相对较小。基于PM0S的差分对的增 益被示为大约两倍。基于PM0S的电流驱动(current steering)通常增加了额外的晶体管 负载，这进一步减小了带宽并提供了另外的源或噪声以及抖动。简而言之，公开了轨至轨高速亚LVDS放大器的一个示例，其在低电源电压(例如 1.2V)时对于高速信号(例如lGbs信号)表现出了良好的抖动和占空比性能。图4是图 示出可以用作亚LVDS接收器前置放大器的样本放大器的示意图。如所示示例中示出的，放 大器400包括用于转换差分输入信号的电压电平以产生经转换的差分输入信号的电压转 换器(voltage shifter) 401 经转换的差分输入信号被施加到第一差分对403，并且差分 输入信号被施加到第二差分对404。第一和第二差分对的输出被相加在一起以产生差分输 出信号，差分输出信号可以利用输出块405来输出。钳位电路402用于响应于第一和第二 差分输入信号的共模电压来调节第一差分对的增益。(电路的各个组件被分组以便于对电 路的操作的讨论；例如，在不影响电路的操作的情况下，可以以不同的方式来对组件进行分组。)放大器400提供了较低的复杂度以及减小的寄生负载(例如，与无源电阻器相关 联的寄生负载)。放大器400通常采用希望用于高速增益级的电流模式逻辑(CML)。放大器 400是“虚拟”共基极放大器，包括被耦合在一起作为虚拟地的差分对晶体管的源极节点。电压转换器401包括晶体管412、413、410和411。晶体管410-411是PM0S晶体 管，被布置为源极跟随器以将420-421的输入电平提高晶体管410-411的Vgs (栅极-源极 电压)。晶体管412-413也是PM0S晶体管，被布置为源极跟随器以帮助执行电压电平转换。钳位电路402包括晶体管414、415、434、433和431，电阻器452和453，以及电容 器460。晶体管414提供用来控制差分对403的增益的电流。表示差分信号的共模电压的 Vcm信号是利用电阻器452和453以及电容器460而合成(integrate)的。Vcm被施加到 晶体管415和434的控制端子(例如栅极)。当Vcm达到足够高以使差分对404导通的电 压(例如高于Vtn的电压)时，差分对403的增益被减小以维持相对恒定的跨导并节省功 率。因此，差分对404的尾电流的晶体管434和433吸入了(sink)来自晶体管414的大部 分电流，并且将晶体管431上的二极管电流减小为接近于零。以这种方式，晶体管425的电 流被截断，这是因为该电流被晶体管431镜像传输。本示例中的晶体管415被布置作为共 源共栅晶体管。另外，当Vcm接近Vdd时，晶体管412和413截止，这大幅地减小了电压转 换器401中的电流。电压转换器401中被减小的电流由晶体管415和414镜像，并且使晶 体管431和425的沟道截止，从而也使差分对403截止。
差分对403包括使漏极耦合在一起以形成尾部(tail)的晶体管420和421。差分 对403从电压转换器401接收电压被转换的差分信号，并且根据经由晶体管424和425产 生的尾电流来放大该信号。差分对404包括使漏极耦合在一起以形成尾部的晶体管422和 423。差分对404接收输入的差分信号并且根据经由晶体管426产生的尾电流来放大该信 号。各个差分对的漏极被耦合在一起并且分别在电阻器454和451两端产生输出电压，从 而产生差分输出信号。该差分输出信号可以施加到输出块405，其中，晶体管427和429以及晶体管428 和430分别被布置作为源极跟随器，以缓冲所施加的差分输出信号。在各种实施例中，差分对404的晶体管422和423例如可以是具有较高电压阈值 的I/O型NM0S晶体管，而差分对403的晶体管420和421例如可以是具有较低电压阈值、 较小大小以及较小Ids(源极-漏极电流)的核心逻辑NM0S晶体管。为了 ESD和偏置的目 的，I/O PM0S工艺例如可以被选择用于晶体管410和411，其被设计为具有比晶体管420和 421的Vgs与晶体管424和425的Vds之和高的Vgs电压降。钳位电路402在各个实施例中被布置为维持恒定增益(或输出摆幅)，并且最小化 由传播延迟变化引起的抖动，传播延迟变化例如是由Vcm变化引起的。所公开的钳位功能 被布置以提供三种操作模式下的轨至轨输入电压电平。对于第一操作模式，Vcm约为0V。当Vcm例如低于Vtn时，没有足够的“净空电 压”(相对于Vds)来使得晶体管426作为电流源；这减小了尾电流并减小和/或关闭了晶 体管422-423的增益。这也减小了晶体管433的电流源以确保流经晶体管414的电流通过 电流镜被耦合到晶体管424和425中。同时，电压转换器401的源极跟随器操作来转换输 入信号电平，以使得晶体管420-421差分对可以被驱动。因此，放大器400可以维持较恒定的增益，同时晶体管420-421在电流源424和425被充分激活的情况下被激活。晶体管424 用作425的共源共栅级以减小沟道调制。对于第二操作模式，Vcm约为Vdd/2。差分对403和404都被激活。然而，被激活 的电流源(晶体管433)可以吸入晶体管414的部分电流，以使得晶体管424和晶体管425 的尾电流小于Vcm接近于0V的情况中的尾电流。因此，差分对403的增益随着Vcm越来越 接近0V而被减小。对于第三操作模式，Vcm比Vtnl高得多(例如接近于Vdd)，其充分地导通了差分 对404。差分对403被布置为截止以维持恒定的跨导并节省功率。在本示例中，对差分对 404的尾电流进行镜像传输的晶体管434和433减去了来自晶体管414的大部分电流，这 在二极晶体管431上产生了接近0的残余电流。在本示例中，差分对403截止，这是因为电 流源晶体管425与晶体管431成镜像。晶体管415用作共源共栅级。如上面所讨论的，当 Vcm接近于Vdd时，晶体管412和413以及电压转换器401的操作被大幅减少。晶体管415 和414镜像传输来自电平转换器401的经减小的电流，这使二极晶体管431截止并且随后 使差分对403截止。晶体管的匹配可以用来使晶体管的增益和传播延迟的变化最小化。在各个示例 中，晶体管434与晶体管422和423相匹配，并且晶体管433与晶体管426相匹配。各个示 例的钳位电路中的晶体管415与晶体管410和411的匹配确保了晶体管424和晶体管426 的尾电流之和相对于轨至轨Vcm变化基本上不变。因此，晶体管的匹配确保了经过晶体管 454和451的恒定电流摆幅相对于Vcm得以维持。通过严密地匹配晶体管，可以使得数据转 变中的增益变化和传播延迟(等待时间)变化(其是抖动的主要来源)相对于Vcm的变化 而被最小化。图5是图示出样本第二增益级的示意图。第二增益级500包括电阻器550、551和 552，以及NM0S晶体管520、521、522、523、524、525和526。第二增益级500的输入可以耦合 到放大器400的输出，以增加总信号增益并使逻辑高信号从1. 8V向下转换到小于1. 2V (这 可以节省电路接收信号所消耗的功率)。图6是图示出标准差分至单端转换器的示意图。 转换器 600 包括 PM0S 晶体管 610、611、612 和 613，以及 NM0S 晶体管 620、621、622、623、624 和625。转换器600将小的差分输入信号转化为具有约0至1. 2V电压摆幅的单端信号。因此，所公开的轨至轨放大器/放大器包括被配置作为用于执行电平转换的PM0S 源极跟随器的电压转换器410。源极跟随器通常即使在Ids由于PM0S晶体管412和413 的沟道调制而降低时也能够维持恒定增益。因此，PM0S晶体管410和411中的过驱动电压 (Vgs-V)可能比传统设计中的与其对等的差分增益部分(例如图3中的晶体管303和304) 高得多。另外，所公开的轨至轨放大器/放大器可以使用比传统方法所需要的电源电压 Vdd小的Vdd。在传统方法中，通常需要Vdd大于阈值电压(Vtp+Vtn)和过驱动电压之和。 过驱动电压可以为0. 35V，这允许电流源两端的源极跟随器Vds高于0. 05V，并且允许晶体 管410-411上的过驱动电压(Vgs-Vt)高于0. 05V。根据上面的公开，所公开的放大器相对于传统设计可以提供约150mV的净空电压 优势。因此，可以针对高Vt和1.62V的低电源电压的示例慢工艺角情况实现高速性能。另 外，所公开的放大器增益可以高于传统方法。示例中所使用的无源电阻器通常具有较少的
8寄生电容和噪声。所公开的放大器的增益块通常是基于NM0S技术的，其通常具有比相同尺 寸的PM0S器件更高的跨导。执行了使用各种示例工艺、电源电压(1. 8V±10% )和温度(-40C至85C)PVT角仿 真的模拟。工艺角包括晶体管的慢工艺角、典型工艺角以及快工艺角。图7是图示出输出节 点处的lGbs信号的样本时域仿真的波形图。该示例仿真是利用伪随机二进制序列(PRBS) 来进行的。在图中示出了来自三种代表性PVT的三条轨迹，其中，Vcm = 0.9V并且Vod = 50mV。轨迹710表示来自利用具有1. 80V的AVdd和1. 2V的DVdd的PVT角的仿真的仿真 结果。轨迹720表示来自利用具有1. 68V的AVdd和1. 08V的DVdd的PVT角的仿真的仿真 结果。轨迹760表示来自利用具有1. 98V的AVdd和1. 32V的DVdd的PVT角的仿真的仿真结果。由数据模式引起的符号间干扰和共模噪声在大部分中产生了峰峰抖动(其被定 义为各个数据序列在传播延迟上的变化)。对于各角，输出信号表现出了快的上升和下降时 间(< 120皮秒)并且具有使lGbs数据通过的非常低的峰峰抖动(< 10皮秒)。在仿真 中测得的抖动通常比在传统电路仿真中示出的约30皮秒抖动要小。图8是图示出包含重叠的“眼”图的样本时域仿真的波形图。轨迹810和820表 示Vcm在0V至1. 8V范围内的仿真结果。仿真中的重叠的峰峰抖动被测得为大约26皮秒， 其远小于所报告的值(例如97皮秒的抖动)。图9是图示出对于各种输入信号强度的轨至轨共模电平抖动的样本时域仿真的 波形图。轨迹910图示出了使用150mV的Vcm的示例仿真。轨迹920图示出了使用50mV 的Vcm的示例仿真。因此，轨迹910示出了当差分输入信号具有150mV的Vcm时由于增益 级的“超越量”而产生的稍微大的抖动。图10是图示出对于各种电源电压的轨至轨共模电平抖动的样本时域仿真的波形 图。轨迹100是以1. 8V进行操作时产生的峰峰抖动。轨迹1020是以1. 3V进行操作时产 生的峰峰抖动。轨迹1030是以1.2V进行操作时产生的峰峰抖动。轨迹1030示出了当以 1. 2V的AVdd进行操作时产生了较大的抖动，而轨迹1020示出了跨越共模电平范围的小于 10皮秒的抖动。图11是图示出对于各种电源电压的轨至轨共模电平的占空比变化的样本时域仿 真的波形图。占空比变化可以定义为脉冲的逻辑高的持续时间相对于该脉冲的周期的百分 比的变化。轨迹1110是以1. 8V进行操作时产生的峰峰占空比变化。轨迹1120是以1. 3V 进行操作时产生的峰峰占空比变化。轨迹1130是以1.2V进行操作时产生的峰峰占空比变 化。所公开放大器的各种实施例都可以实现。例如，如果不考虑图4中的425的沟道 调制，则可以删除晶体管424。在更多示例中，还可以将共模电压节点Vcom用来钳位电流源 426。图12是图示出Vcm钳位电路对信号转变中第一个上升沿处的传播延迟变化的样 本影响的波形图。轨迹1210和1220表明了所公开的放大器通过钳位Vcm表现得很好(轨 至轨输入Vcm变化具有小于20皮秒的归一化第一转变上升时间)。然而，轨迹1220示出 了 钳位电路的缺乏使得传播延迟变化增加为当遇到第一个逻辑“0”至“1”转变时的3倍(对于轨至轨Vcm)。图13是图示出包含没有钳位电路的放大器的重叠眼图的样本时域仿真的波形 图。轨迹1310和1320图示出了当Vcm在从0V到1.8V范围内时的仿真结果。与上面图8 中的轨迹810和820相比，轨迹1310和1320的宽度(其是当Vcm轨至轨变化时进行的仿 真的合成结果)要宽很多，其表明了当不使用钳位电路时抖动较大。此外，在被选择来以集成电路形式体现电路的工艺中的特定“PVT角”处，没有钳 位电路时的占空比性能会显著降低。图14是图示出包含有使用“fs”工艺的、无Vcm钳位 的放大器的输出眼图的示例时域仿真的波形图。轨迹1420和1410例如图示出了在“fs” 角(较快NM0S和较慢PM0S)、50mV的过驱动电压、1.62V的电源电压以及85C°的操作温度 (或者当输入信号太大时)时，所公开的没有Vcm钳位的放大器可以产生具有显著占空比误 差的输出(如由图14的反转后的波形的不对称所显示的)。图15是图示出具有或不具有Vcm钳位电路时的占空比变化比较的样本时域仿真 的波形图。图15的轨迹1520和1510示出了当Vcm接近1. 8V (使用“fs”角、50mV过驱动 电压、1.62V电源电压以及85C°操作温度的性能参数)时的二倍占空比误差。当Vcm足够 高以减小源极跟随器的电流源的Vds时，(图4的)晶体管412和413通常使源极跟随器 截止。然而，当没有钳位电路时，经由412和413的寄生电容耦合的信号被有源差分对420 和421放大。这种寄生“振荡(ringing)”加速了下降沿的衰减，从而不利地影响了占空比 的对称性。包括摘要中描述的内容在内的对本发明的所示实施例的上述描述不期望是排他 性的或者将本发明局限于所公开的精确形式。虽然在这里为了说明的目的描述了本发明的 具体实施例和示例，然而，如相关领域的技术人员将会认识到的，在本发明的范围内的各种 修改也是可能的。可以根据上面的详细描述对本发明作出这些修改。下面的权利要求书中所使用 的术语不应当理解为将本发明局限于说明书中公开的具体实施例。而是，本发明的范围完 全由下面的权利要求书来确定，应根据已确立的权利要求解释的原则来对权利要求进行解释。
权利要求
一种差分放大器，包括电压转换器，用于转换第一差分输入信号和第二差分输入信号中的每个的电压电平以产生第一经转换的差分输入信号和第二经转换的差分输入信号；第一差分对，所述第一差分对包括具有用于接收所述第一经转换的差分输入信号的控制端子的第一晶体管，并且包括具有用于接收所述第二经转换的差分输入信号的控制端子的第二晶体管，其中，所述第一差分对的第一晶体管和第二晶体管各自具有分别耦合到第一公共输出节点和第二公共输出节点的第一非控制端子；第二差分对，所述第二差分对包括具有用于接收所述第一差分输入信号的控制端子的第一晶体管并且包括具有用于接收所述第二差分输入信号的控制端子的第二晶体管，其中，所述第二差分对的第一晶体管和第二晶体管各自具有分别耦合到所述第一公共输出节点和所述第二公共输出节点的第一非控制端子；以及钳位电路，所述钳位电路响应于所述第一差分输入信号和所述第二差分输入信号的共模电压(Vcm)来调节所述第一差分对的增益。
2.如权利要求1所述的装置，其中，所述第一差分对的第一晶体管和第二晶体管各自 具有分别相互耦合以形成第一差分对公共尾部的第二非控制端子。
3.如权利要求2所述的装置，其中，所述钳位电路通过控制所述第一差分对公共尾部 的尾电流来调节所述第一差分对的增益。
4.如权利要求3所述的装置，其中，所述钳位电路包括电容器和电阻器分压器以产生 响应于所述第一差分输入信号和所述第二差分输入信号的共模电压的合成信号，并且其 中，所述合成信号用来当Vcm越来越接近于0V时减小所述第一差分对公共尾部的尾电流。
5.如权利要求1所述的装置，其中，所述第一差分对包括N型晶体管并且所述第二差分 对包括N型晶体管。
6.如权利要求5所述的装置，其中，所述第一差分对的晶体管的控制端子具有比所述 第二差分对的晶体管的控制端子的栅氧化物更厚的栅氧化物。
7.如权利要求1所述的装置，其中，当所述第一差分输入信号和所述第二差分输入信 号的共模电压接近0时，所述差分放大器以第一模式操作，并且其中，在所述第一模式中， 所述第一差分对的操作相对于所述第二差分对被大大减少。
8.如权利要求7所述的装置，其中，当所述第一差分输入信号和所述第二差分输入信 号的共模电压接近电源电压的中间轨电平时，所述差分放大器以第二模式操作，并且其中， 在所述第二模式中，所述第一差分对和所述第二差分对的操作相对于相对的差分对大致相 同。
9.如权利要求8所述的装置，其中，当所述第一差分输入信号和所述第二差分输入信 号的共模电压接近电源电压轨时，所述差分放大器以第三模式操作，并且在所述第三模式 中，所述第二差分对的操作相对于所述第一差分对被大大减少。
10.如权利要求1所述的装置，还包括第二增益级，用于将与所述第一公共输出节点和 所述第二公共输出节点相关联的输出信号的电压电平从第一电源电压轨降低至比所述第 一电源电压轨小的第二电源电压轨。
11.一种方法，包括接收差分输入信号；转换接收到的差分输入信号的电压电平以产生经转换的差分输入信号； 将所述经转换的差分输入信号施加到第一差分对； 将所述差分输入信号施加到第二差分对；将所述第一差分对和所述第二差分对的输出相耦合以产生差分输出信号；以及 响应于所述第一差分输入信号和所述第二差分输入信号的共模电压来调节所述第一 差分对的增益。
12.如权利要求11所述的方法，还包括当接收到的差分输入信号的共模电压接近0伏时，减小来自所述第二差分对的尾电流。
13.如权利要求11所述的方法，还包括当接收到的差分输入信号的共模电压接近用来实现权利要求11所述的方法的电路的 Vdd时，减小来自所述第一差分对的尾电流。
14.一种差分接收器，包括电压电平转换器，用于转换差分输入信号的电压电平以产生经转换的差分输入信号； 第一差分对，接收所述经转换的差分输入信号；第二差分对，接收所述差分输入信号，其中，所述第一差分对和所述第二差分对的输出 被耦合在一起以产生差分输出信号；以及钳位电路，用于响应于第一和第二差分输入信号的共模电压来调节所述第一差分对的增碰。
15.如权利要求14所述的接收器，还包括第二增益级，用于减小所述差分输出信号的 电压摆幅。
16.如权利要求14所述的接收器，还包括差分至单端转换器。
17.如权利要求14所述的接收器，还包括解串行化器，用于将串行数据转换为并行数据。
18.如权利要求14所述的接收器，其中，基板包括CMOS晶体管。
19.如权利要求14所述的接收器，还包括电流镜，用于控制所述第一差分对的增益。
20.如权利要求14所述的接收器，其中，所述第一差分对的栅氧化物厚度具有比所述 第二差分对的晶体管的栅氧化物厚的栅氧化物。
全文摘要
一种轨至轨高速亚LVDS接收器以低电源电平对高速信号表现出了良好的抖动和占空比性能。样本接收器包括电压转换器，用于转换差分输入信号的电压电平以产生经转换的差分输入信号。经转换的差分输入信号可被施加到第一差分对，并且该差分输入信号可被施加到第二差分对。第一和第二差分对的输出可以被加在一起以产生差分输出信号。差分输出信号可以利用输出块来输出。钳位电路可用来响应于第一和第二差分输入信号的共模电压调节第一差分对的增益。
文档编号H03F3/45GK101868914SQ200880109231
公开日2010年10月20日 申请日期2008年9月17日 优先权日2007年9月27日
发明者查尔斯·晴勒·吴 申请人:美商豪威科技股份有限公司