专利名称：与同步电路的延迟匹配的延迟电路的制作方法
技术领域：
本发明大体上涉及电子电路，且更具体地说，涉及延迟电路。
背景技术：
同步电路是操作可由例如时钟信号、选通信号、启用信号等控制信号控制的电路。 同步电路与可在其输入改变时改变其输出的组合式电路形成对比。同步电路的一些实例包 括锁存器和触发器，其可基于共用时钟信号以同步方式操作。例如锁存器和触发器等同步电路广泛用于各种数字电路设计中。锁存器是可存储 一个位的信息且可由例如时钟信号等控制信号来控制的电路。触发器是可存储一个位的信 息且可基于时钟边沿捕捉输入数据的电路。锁存器与触发器之间的主要差异在于透明度， 其与如何捕捉和维持数据有关。对于锁存器来说，当控制信号处于逻辑高时，输出可紧跟输 入之后；当控制信号转变为逻辑低时，可捕捉输入数据值；且当控制信号处于逻辑低时，可 保持所捕捉到的值。对于触发器来说，可在时钟信号的一个边沿(例如，上升沿)处捕捉输 入数据值，且可在时钟信号的另一边沿(例如，下降沿)处将捕捉到的值提供到输出。因此， 触发器的输出对输入是非透明的。当“锁存器”和“触发器”的操作方式之间的差别并不重 要时，术语“锁存器”和“触发器”常常可互换使用。多个触发器可并联或串联耦合以形成 用于任何数目个位的寄存器。同步电路在其输入与输出之间具有某些传播延迟。所述传播延迟可能归因于用于 实施同步电路的逻辑门，且可能因集成电路(IC)工艺、电源电压和温度(PVT)的变化而广 泛地变化。当同步电路用于高速数字电路中时，可能需要或有必要解决同步电路的随PVT 变化而变的传播延迟，以便支持高操作速度并实现良好的时序容限。
发明内容
本文描述能够提供与同步电路的传播延迟接近地匹配的延迟的延迟电路。这些延 迟电路可用于例如需要高操作速度的接口电路等高速数字电路中。在一种设计中，一种设备包含同步电路和延迟电路。所述同步电路包含从数据输 入到数据输出的前向路径，且所述前向路径可用例如反相器、“与”门、“与非”门、“或非”门、 开关等逻辑门来实施。所述同步电路接收输入数据且提供具有传播延迟的输出数据。延迟 电路接收输入信号(例如，用于同步电路的时钟信号)，且提供具有与同步电路的传播延迟 匹配的延迟的经延迟输入信号(例如，经延迟时钟信号)。延迟电路包含同步电路的前向路 径中的至少两个逻辑门。为实现良好的延迟匹配，可基于相同或类似的电路架构来实施同步电路和延迟电 路。延迟电路可基于同步电路的复制品，其中所述复制品的时钟输入耦合到静态逻辑值以 始终启用延迟电路。所述延迟电路可包含同步电路的前向路径中的所有逻辑门。同步电路可包含具有以反馈配置耦合的一对逻辑门(例如，反相器、“或非”门或 “与非”门)的锁存器。延迟电路可包含相同的一对逻辑门，但反馈是断裂的。器和第二锁存器的触发器，其中所述第 一锁存器接收输入数据和时钟信号，且所述第二锁存器接收经反相时钟信号且提供输出数 据。延迟电路可包含串联耦合的第一延迟单元和第二延迟单元，其中所述第一延迟单元接 收输入信号，且所述第二延迟单元提供经延迟输入信号。每一延迟单元可基于同步电路中 的对应锁存器的复制品。下文更详细地描述本发明的各个方面和特征。
图1展示具有中央处理单元(CPU)和两个存储器的装置。图2展示输入接口电路。图3展示用于图2中的输入接口电路的时序图。图4A和图4B展示D锁存器和对应的延迟电路。图5A和图5B展示另一 D锁存器和对应的延迟电路。图6A和图6B展示SR锁存器和对应的延迟电路。图7A和图7B展示D触发器和对应的延迟电路。图8A到图8D展示另一 D触发器和对应的延迟电路。图9A和图9B展示SR触发器和对应的延迟电路。图10展示无线通信装置的框图。
具体实施例方式本文所描述的延迟电路可用以匹配例如锁存器、触发器等同步电路的延迟。延迟 电路可用于例如CPU和存储器等不同装置(其可在同一 IC或不同IC上实施)之间的接口 电路。延迟电路还可用于给定装置或IC内的内部电路。图1展示具有CPU 110以及存储器120和130的装置100的框图。CPU 110可包 含任何类型的处理器，例如数字信号处理器(DSP)、通用处理器、微处理器、精简指令集计算 (RISC)处理器、复杂指令集计算(CISC)处理器等。存储器120和130可为相同或不同类 型的存储器。举例来说，存储器120可为同步动态随机存取存储器(SDRAM)，且存储器130 可为例如“与非”快闪存储器或“或非”快闪存储器等快闪存储器。可在例如专用集成电路 (ASIC)等单个IC上实施CPU 110以及存储器120和130。或者，可在单独的IC上实施CPU 110以及存储器120和130。CPU 110包括输入/输出接口电路(I/O Ckt) 112，其用于与存储器120交换数据。 存储器120包括I/O电路122和124，其分别用于与CPU 110和存储器130交换数据。存储 器130包括I/O电路132，其用于与存储器120交换数据。可能需要在尽可能高的时钟速率 下操作CPU 110与存储器120和130之间的接口以便提高数据通过量。可通过在I/O电路 112、122、124和132中使用本文所描述的延迟电路来支持高时钟速率。图2展示输入接口电路200的设计的示意图，其可用于图1的I/O电路中的每一 者中。在此设计中，输入接口电路200包括两个同步电路210和220以及一延迟电路230。 每一同步电路可包含锁存器、触发器等。同步电路210可接收输入数据Data且提供输出数 据Datal。同步电路220接收输入数据Datal且提供输出数据Data2。将时钟信号CLK提供给同步电路210的时钟输入且还提供给延迟电路230。延迟电路230将经延迟的时钟信 号CLK1提供给同步电路220的时钟输入。图3展示图2中的输入接口电路200的时序图。用于同步电路210的输入数据 Data和时钟信号CLK可适当地经时间对准，以为同步电路210的例如设置时间Tsetup和保持 时间Th。ld等时序要求提供良好的容限。来自同步电路210的输出数据Datal可相对于输入 数据Data延迟一时钟到输出(C到Q)传播延迟Tdata delay。此数据延迟可视同步电路210的 设计以及PVT变化而定。需要适当地使用于同步电路220的输入数据Datal与时钟信号CLK1时间对准，以 为同步电路220的时序要求实现良好的容限。为了获得适当的时间对准，用于同步电路220 的时钟信号CLK1可相对于用于同步电路210的时钟信号CLK延迟一延迟T。lk delay，其应与同 步电路210的随PVT变化而变的数据延迟Tdata delay匹配。这接着将确保可为同步电路210 和220实现类似的时序容限。可用串联耦合的一组反相器来实施延迟电路230。可选择合适数目的反相器，使得 在标称情况(例如，标称IC工艺、标称电源电压和室温)下时钟延迟与数据延迟匹配。时钟 延迟可接着在标称情况下与数据延迟匹配，但可随PVT变化而与数据延迟有很大不同。这 是因为同步电路的架构与延迟电路的架构差别很大，且架构差异可导致数据和时钟延迟并 不随PVT变化而良好地跟踪。在一方面中，可用与同步电路(其传播延迟正由延迟电路追踪)相同或类似的架 构来实施延迟电路。可依据正被追踪的锁存器或触发器的类型以及锁存器或触发器的特定 设计，用不同设计来实施延迟电路。为了清楚起见，下文描述一些实例延迟电路。图4A展示D锁存器410的设计的示意图。在D锁存器410内，反相器412的输入 耦合到锁存器的D输入，且反相器412的输出耦合到“与”门414的第一输入。“与”门416 的第一输入耦合到D输入。“与”门414和416的第二输入耦合到D锁存器410的时钟输入。 “与”门414和416的输出分别耦合到“或非”门418和420的第一输入。“或非”门418和 420以反馈配置交叉耦合，且其第二输入分别耦合到“或非”门420和418的输出。“或非” 门418和420的输出分别耦合到D锁存器410的Q和G输出。D锁存器410包括由反相器 412、“与”门414和“或非”门418组成的前向路径。图4A的右侧展示用于D锁存器410的 符号。D锁存器410如下操作。当D锁存器410的时钟输入处于逻辑高时，“与”门414和 416被启用，且将经反相的输入数据MS和输入数据Din分别传递到“或非”门418和420。 输出Q和经反相输出&接着取决于输入数据Din。当时钟输入转变为逻辑低(其停用“与” 门414和416)时，“或非”门418和420捕捉输入数据值，且当时钟输入处于逻辑低时，存储 所述捕捉到的值。“或非”门418提供捕捉到的值作为输出数据Dout。图4B展示延迟电路430的设计的示意图，其基于图4A中的D锁存器410。延迟电 路430可提供与D锁存器410的延迟接近地匹配的延迟。延迟电路430包括反相器412、 “与”门414和416，以及“或非”门418和420，其如上文针对图4A所述那样耦合且具有以 下差异。第一，“与”门414和416的第二输入耦合到电源电压VDD(而不是时钟输入)以始 终启用这些“与”门。第二，反馈回路是断裂的，且“或非”门418的第二输入耦合到电路接 地(而不是“或非”门420的输出)，以传递反相器412的输出经过“或非”门418。“或非”门418的输出耦合到“或非”门420的第二输入，以实现与D锁存器410中相同的输出负载。 “或非”门418的输出耦合到延迟电路430的Q输出，且“或非”门420的输出不使用。图4B也展示用于延迟电路430的符号。可将输入信号Sin提供给延迟电路430的 D输入，且经延迟的输入信号Sout可由延迟电路430的Q输出提供。Sout信号将遵守与D 锁存器410的输出数据Dout类似的延迟。延迟电路430可用以使时钟信号CLK延迟以与 D锁存器410的延迟匹配。在此情况下，Sin信号可为时钟信号CLK，且Sout信号可为经延 迟的时钟信号CLK 1。图5A展示D锁存器510的设计的示意图。在D锁存器510内，开关512的一个输 入耦合到D锁存器的D输入，且开关512的另一输入耦合到反相器516的输入。开关514的 一个输入耦合到反相器516的输入，且开关514的另一输入耦合到反相器518的输出。反 相器516的输出耦合到D锁存器510的&输出且还耦合到反相器518的输入。反相器518 的输出耦合到D锁存器510的Q输出。开关512的控制输入和反相器520的输入两者均耦 合到D锁存器510的时钟输入。反相器520的输出耦合到开关514的控制输入。D锁存器 510包括由开关512以及反相器516和518组成的前向路径。图5A还展示用于D锁存器 510的符号。D锁存器510如下操作。当D锁存器510的时钟输入处于逻辑高时，开关512闭合， 开关514切断，且输入数据Din传递经过反相器516和518，且被提供作为输出数据Dout。 当时钟输入转变为逻辑低时，开关512切断，开关514闭合，且反相器516和518经由正反 馈来捕捉并存储输入数据值。图5B展示延迟电路530的设计的示意图，其基于图5A中的D锁存器510。延迟电 路530包括开关512和514以及反相器516、518和520，其如上文针对图5A所述那样耦合 且具有以下差异。开关512的控制输入和反相器520的输入耦合到电源电压VDD (而不是时 钟输入)，以始终启用开关512并停用开关514。延迟电路530中的反相器516和518遵守 与D锁存器510中的反相器516和518类似的负载。图5B还展示用于延迟电路530的符 号。图6A展示SR锁存器610的设计的示意图。在SR锁存器610内，“与非”门614和 616的第一输入分别耦合到S和R输入，且“与非”门614和616的第二输入耦合到SR锁存 器610的时钟输入。“与非”门614和616的输出分别耦合到“与非”门618和620的第一 输入。“与非”门618和620以反馈配置交叉耦合，且其第二输入分别耦合到“与非”门620 和618的输出。“与非”门618和620的输出分别耦合到SR锁存器610的Q输出和Q输出。 SR锁存器610包括由“与非”门614和618组成的前向路径。图6A还展示用于SR锁存器 610的符号。SR锁存器610如下操作。当SR锁存器610的时钟输入处于逻辑高时，启用“与非” 门614和616。如果S输入处于逻辑高，那么将Q输出设置为逻辑高，且如果R输入处于逻 辑高，那么使Q输出复位到逻辑低。当SR锁存器610的时钟输入处于逻辑低时，停用“与 非”门614和616，且“与非”门618和620捕捉并存储输入数据值。图6B展示延迟电路630的设计的示意图，其基于图6A中的SR锁存器610。延迟 电路630包括“与非”门614、616、618和620，其如上文针对图6A所述那样耦合且具有以 下差异。第一，“与非”门614和616的第二输入耦合到电源电压VDD(而不是时钟输入)，以始终启用“与非”门614和616。第二，反馈回路是断裂的，且“与非”门618的第二输入耦 合到电源电压VDD(而不是“与非”门620的输出)，以将输入信号传递经过“与非”门614和 618。“与非”门618的输出耦合到延迟电路630的Q输出。R输入和G输出并不用于延迟 电路630。图4A、图5A和图6A展示D锁存器和SR锁存器的一些实例设计。还可用其它设计 来实施D锁存器和SR锁存器。图4B、图5B和图6B分别展示用于图4A、图5A和图6A所示 的D锁存器和SR锁存器设计的延迟电路的实例设计。延迟电路也可为例如JK锁存器等其 它类型的锁存器实施。一般来说，可用与锁存器所使用的相同或类似的电路架构来实施锁存器的延迟电 路。在一种设计中，延迟电路是基于锁存器的复制品。对于延迟电路来说，可启用前向路径， 且可使反馈回路断裂。举例来说，可通过去除图4A中的“或非”门420的输出与“或非”门 418的输入之间的连接，切断图5A中的开关514，且去除图6A中的“与非”门620的输出与 “与非”门618的输入之间的连接来使反馈回路断裂。对于延迟电路来说，频率/控制信号 以及因断裂的反馈回路而断开的门输入可酌情耦合到电源电压和/或电路接地以始终启 用延迟电路。延迟电路因此是锁存器的开放回路配置，且具有与锁存器类似的负载。通过 用相同或类似的电路架构、逻辑门和负载来实施延迟电路，延迟电路的延迟可随PVT变化 而与锁存器的传播延迟接近地匹配。另外，可在不使用可编程电路、校准等的情况下实现准 确的延迟匹配。在其它设计中，延迟电路可包括锁存器中的逻辑门的子组。可省略一个或一个以 上逻辑门，以便减少用于延迟电路的逻辑门计数。对于图4B中的延迟电路430，可省略“与” 门416和/或“或非”门420。对于图5B中的延迟电路530，可省略开关514和/或反相器 520。对于图6B中的延迟电路630，可省略“与非”门616和/或620。所省略的逻辑门可 能影响负载，这可能导致较不准确的延迟匹配。可通过添加电容、通过调整存在的逻辑门的 大小等来解决所省略的逻辑门。图7A展示边沿触发D触发器700的设计的示意图，边沿触发D触发器700包括两 个D锁存器710a和710b以及一反相器732。反相器732接收时钟信号CLK，并提供经反 相的时钟信号CLKB。D锁存器710a在其D输入处接收输入数据Din，且在其时钟输入处接 收时钟信号CLK。D锁存器710b在其时钟输入处接收经反相的时钟信号CLKB，且D锁存器 710b的D输入耦合到D锁存器710a的Q输出。在图7A所示的设计中，可用图4A中的D锁存器410来实施D锁存器710a和710b 中的每一者。D锁存器710a中的“与”门414a和416a的第二输入接收时钟信号CLK。D锁 存器710b中的“与”门414b和416b的第二输入接收经反相的时钟信号CLKB。“或非”门 418b和420b的输出分别耦合到D触发器700的Q输出和3输出。D触发器700包括由D 锁存器710a中的反相器412a、“与”门414a和“或非”门418a以及D锁存器710b中的反 相器412b、“与”门414b和“或非”门418b组成的前向路径。图7B展示延迟电路730的设计的示意图，其基于图7A中的D触发器700。延迟电 路730包括串联耦合的延迟单元740a和740b。延迟单元740a在其输入处接收输入信号 Sin,且延迟单元740a的输出提供给延迟单元740b。延迟单元740b提供经延迟输入信号 Sout。在图7B所示的设计中，用图4B中的延迟电路430来实施延迟单元740a和740b中的每一者。延迟单元740a中的反相器412a和“与”门416a接收输入信号Sin。延迟单元 740b中的反相器412b和“与”门416b耦合到延迟单元740a中的“或非”门418a的输出。 延迟单元740b中的“或非”门418b提供经延迟输入信号Sout。图8A展示边沿触发D触发器800的设计的示意图。D触发器800包括两个D锁 存器810a和810b以及一反相器832，其与图7A中的D触发器700中的D锁存器710a和 710b以及反相器732以相同方式耦合。用图5A中的D锁存器510来实施D锁存器810a和 810b中的每一者。D锁存器810a中的开关512a的控制输入和反相器520a的输入接收时 钟信号CLK。D锁存器810b中的开关512b的控制输入和反相器520b的输入接收经反相的 时钟信号CLK。反相器518b和516b的输出分别耦合到D触发器800的Q输出和G输出。 D触发器800包括由D锁存器810a中的开关512a以及反相器516a和518a以及D锁存器 810b中的开关512b以及反相器516b和518b组成的前向路径。图8B展示延迟电路830的设计的示意图，其基于图8A中的D触发器800。延迟 电路830包括延迟单元840a和840b，其串联耦合且与图7B中的延迟电路730中的延迟单 元740a和740b以相同方式耦合。用图5B中的延迟电路530来实施延迟单元840a和840b 中的每一者。延迟单元840a中的开关512a接收输入信号Sin。延迟单元840b中的开关 512b耦合到延迟单元840a中的反相器518a的输出。延迟单元840b中的反相器518提供 经延迟输入信号Sout。图8C展示延迟电路830的示意图，其中从图8B中的原始位置重新布置开关和反 相器。对于每一延迟单元840来说，前向路径包括开关512以及反相器516和518，其中开 关512始终被启用。对于每一延迟单元840来说，反馈路径包括始终被停用但耦合到反相 器518的输出以与负载匹配的开关514。图8D展示延迟电路832的设计的示意图，其包括图8C的延迟电路830中的逻辑 门的子组。延迟电路832包括串联耦合的延迟单元842a和842b。每一延迟单元842包括 前向路径中的开关512以及反相器516和518。对于每一延迟单元842来说，省略开关514 和反相器520以简化延迟电路832的设计。为了进一步简化设计，可省略前向路径中的四 个反相器中的两个。图9A展示边沿触发SR触发器900的设计的示意图，其包括两个SR锁存器910a 和910b以及一反相器932。SR锁存器910a在其S输入处接收设置信号、在其R输入处接 收复位信号且在其时钟输入处接收时钟信号CLK。SR锁存器910b的S输入和R输入分别 耦合到SR锁存器910a的Q输出和3输出。SR锁存器910b进一步在其时钟输入处接收经 反相时钟信号CLKB，且为SR触发器900提供Q输出和石输出。用图6A中的SR锁存器610来实施SR锁存器910a和910b中的每一者。SR锁存 器910a中的“与非”门614a和616a的第二输入接收时钟信号CLK。SR锁存器910b中的 “与非”门614b和616b的第二输入接收经反相时钟信号CLK。“与非”门618b和620b的输 出分别耦合到SR触发器900的Q输出和3输出。SR触发器900包括由SR锁存器910a中 的“与非”门614a和618a以及SR锁存器910b中的“与非”门614b和618b组成的前向路 径。图9B展示延迟电路930的设计的示意图，其基于图9A中的SR触发器900。延迟 电路930包括串联耦合的延迟单元940a和940b。用图6B中的延迟电路630来实施延迟单元940a和940b中的每一者。延迟单元940a中的“与非”门614a接收输入信号Sin。延迟 单元940b中的“与非”门614b耦合到延迟单元940a中的“与非”门618a的输出。延迟单 元940b中的“与非”门618b提供经延迟输入信号Sout。图7A、图8A和图8A展示D触发器和SR触发器的一些实例设计。还可用其它设计 来实施D触发器和SR触发器。图7B、图8B和图9B分别展示用于图7A、图8A和图8A所示 的D触发器和SR触发器设计的延迟电路的实例设计。还可为例如JK触发器等其它类型的 触发器实施延迟电路。一般来说，可用与触发器所使用的相同或类似的电路架构来实施触发器的延迟电 路。在一种设计中，延迟电路是基于触发器的复制品。对于延迟电路来说，反馈回路可断裂。 频率/控制信号以及因断裂的反馈回路而断开的门输入可酌情耦合到电源电压和/或电路 接地，以始终启用延迟电路。在其它设计中，延迟电路可包括触发器中的逻辑门的子组。可省略一个或一个以 上逻辑门，以便减少用于延迟电路的逻辑门计数。对于图7B中的延迟电路730，可省略“与” 门416a、“与”门416b、“或非”门420a和/或“或非”门420b。对于图8B中的延迟电路 830，可省略开关514a、开关514b、反相器520a和/或反相器520b。对于图9B中的延迟电 路930，可省略“与非”门616a,616b,620a和/或620b。还可以不同于对应同步电路中的逻辑门的方式来布置延迟电路中的逻辑门。举例 来说，对于图8D中的延迟电路832，可在开关512a之前放置反相器516a。本文所描述的延迟电路可用以延迟时钟和其它信号，延迟量与来自锁存器和触发 器的数据信号的延迟量类似。延迟电路可用于高速接口电路中(例如，如图1所示)，以使 数据和时钟/选通信号时间对准。这些高速接口电路可用于CPU、存储器、可编程块的寄存 器等。延迟电路还可用于需要时钟/控制信号与数据信号的准确延迟匹配的内部电路。本文所描述的延迟电路可用于例如通信、连网、计算、消费型电子装置等各种应 用。延迟电路可用于蜂窝式电话、个人数字助理(PDA)、无线通信装置、手持式装置、无线调 制解调器、膝上型计算机、无绳电话等。下文描述延迟电路在无线通信装置中的示范性使 用。图10展示在无线通信系统中的无线通信装置1000的设计的框图。无线装置1000 可为蜂窝式电话、终端、手持机、PDA等。无线通信系统可为码分多址(CDMA)系统、全球移 动通信系统(GSM)系统等。无线装置1000能够经由接收路径和发射路径提供双向通信。在接收路径上，由基 站(未图示)发射的信号由天线1012接收并提供给接收器(RCVR)1014。接收器1014调节 所接收到的信号并将输入信号提供给ASIC 1020。在发射路径上，发射器(TMTR)1016接收 并调节来自ASIC 1020的输出信号，且产生经调制的信号，其经由天线1012向基站发射。ASIC 1020可包括各种处理、接口和存储器单元，例如调制解调器处理器1022、 CPU1024、图形处理单元(GPU) 1026、内部存储器1028、控制器/处理器1030、外部总线接口 (EBI) 1032和1034，以及外部驱动器1036。调制解调器处理器1022可执行用于数据发射和 接收的处理，例如编码、调制、解调、解码等。CPU 1024可执行用于无线装置1000的各种类 型的处理，例如对较高层应用的处理。GPU 1026可执行用于无线装置1000的图形和视频处 理。内部存储器1028可存储用于ASIC 1020内的各种单元的数据和/或指令。控制器/处理器1030可指导ASIC 1020内的各种处理和接口单元的操作。EBI 1032促进数据在ASIC 1020与SDRAM 1042之间的传送。EBI 1034促进数据在ASIC1020与快闪存储器1044之间 的传送。外部驱动器1036经由模拟或数字接口来驱动外部装置1046。可在图10所示的处 理、存储器和接口单元的任一者中(例如，在I/O电路中)实施本文所描述的延迟电路。可在例如DSP、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子装置、存储器装置等各种硬件单元 中实施本文所描述的延迟电路。可在例如ASIC、混合信号IC、射频IC(RFIC)等各种类型的 IC中使用延迟电路。可采用例如互补金属氧化物半导体(CMOS)、N沟道MOS (N-MOS)、P沟道 MOS(P-MOS)、双极型结晶体管(BJT)、双极型CMOS (BiCMOS)、锗化硅(SiGe)、砷化镓(GaAs) 等各种IC工艺技术制造延迟电路。还可用任何装置大小技术(例如130纳米(nm)、90nm、 65nm、45nm、32nm)等来制造延迟电路。实施本文所描述的延迟电路的设备可为独立装置或可为较大装置的一部分。装置 可为(i)独立IC ； (ii) 一组一个或一个以上IC，其可包括用于存储数据和/或指令的存储 器IC ； (iii)例如移动台调制解调器(MSM)等ASIC ； (iV)例如RF接收器(RFR)或RF发射 器/接收器(RTR)等RFIC;(v)可嵌入其它装置内的模块；(vi)蜂窝式电话、无线装置、手 持机或移动单元；(vii)等。提供本发明的先前描述以使所属领域的技术人员能够制作或使用本发明。所属领 域的技术人员将容易明白本发明的各种修改，且本文中所界定的一般原理可在不脱离本发 明的范围的情况下应用于其它变型。因此，本发明无意限于本文中所描述的实例和设计，而 是应被赋予与本文所揭示的原理和新颖特征一致的最宽范围。
权利要求
一种设备，其包含同步电路，其包含从数据输入到数据输出的前向路径，所述同步电路接收输入数据且提供具有传播延迟的输出数据；以及延迟电路，其用以接收输入信号并提供具有与所述同步电路的所述传播延迟匹配的延迟的经延迟输入信号，所述延迟电路包含所述同步电路的所述前向路径中的至少两个逻辑门。
2.根据权利要求1所述的设备，所述同步电路包含以反馈配置耦合的一对逻辑门，所 述延迟电路包含所述对逻辑门，其中所述反馈断裂。
3.根据权利要求2所述的设备，用于所述延迟电路的所述对逻辑门包含第一和第二逻 辑门，所述第一逻辑门具有耦合到所述第二逻辑门的输入的输出且提供所述经延迟输入信 号，所述第二逻辑门具有与所述第二逻辑门的输入断开的输出。
4.根据权利要求2所述的设备，所述对逻辑门包含反相器，或“或非”门，或“与非”门。
5.根据权利要求1所述的设备，所述同步电路包含D锁存器，所述D锁存器具有所述前 向路径中的至少一个反相器和至少一个开关，所述延迟电路包含至少一个反相器和至少一 个开关。
6.根据权利要求1所述的设备，所述同步电路包含具有串联耦合的第一和第二锁存器 的触发器，所述第一锁存器接收所述输入数据和时钟信号，所述第二锁存器接收经反相时 钟信号且提供所述输出数据，所述延迟电路包含串联耦合的第一和第二延迟单元，所述第 一延迟单元接收所述输入信号，且所述第二延迟单元提供所述经延迟输入信号。
7.根据权利要求6所述的设备，所述第一和第二锁存器每一者包含以反馈配置耦合的 一对逻辑门，所述第一延迟单元是基于所述第一锁存器的复制品，其中所述对逻辑门的所 述反馈断裂且所述时钟信号由静态逻辑值代替，以始终启用所述第一延迟单元，所述第二 延迟单元是基于所述第二锁存器的复制品，其中所述对逻辑门的所述反馈断裂且所述经反 相时钟信号由所述静态逻辑值代替。
8.根据权利要求1所述的设备，所述同步电路基于时钟信号而提供所述输出数据，所 述延迟电路接收所述时钟信号作为所述输入信号，且提供经延迟时钟信号作为所述经延迟 输入信号。
9.根据权利要求1所述的设备，所述同步电路和所述延迟电路是基于共用电路架构。
10.根据权利要求1所述的设备，所述延迟电路是基于所述同步电路的复制品，所述复 制品具有耦合到静态逻辑值的时钟输入，以始终启用所述延迟电路。
11.根据权利要求1所述的设备，所述延迟电路包含所述同步电路的所述前向路径中 的所有逻辑门。
12.根据权利要求1所述的设备，所述延迟电路包含反相器、“与”门、“与非”门、“或非” 门和开关中的至少两者。
13.根据权利要求1所述的设备，所述同步电路包含D锁存器、SR锁存器、JK锁存器、 D触发器、SR触发器和JK触发器中的至少一者。
14.一种集成电路，其包含同步电路，其包含从数据输入到数据输出的前向路径，所述同步电路接收输入数据且 提供具有传播延迟的输出数据；以及延迟电路，其用以接收输入信号并提供具有与所述同步电路的所述传播延迟匹配的延 迟的经延迟输入信号，所述延迟电路包含所述同步电路的所述前向路径中的至少两个逻辑 门。
15.根据权利要求14所述的集成电路，所述同步电路包含以反馈配置耦合的一对逻辑 门，所述延迟电路包含所述对逻辑门，其中所述反馈断裂。
16.根据权利要求14所述的集成电路，所述同步电路包含具有串联耦合的第一和第二 锁存器的触发器，所述第一锁存器接收所述输入数据和时钟信号，所述第二锁存器接收经 反相时钟信号且提供所述输出数据，所述延迟电路包含串联耦合的第一和第二延迟单元， 所述第一延迟单元接收所述输入信号，且所述第二延迟单元提供所述经延迟输入信号。
17.根据权利要求14所述的集成电路，所述延迟电路是基于所述同步电路的复制品， 所述复制品具有耦合到静态逻辑值的时钟输入以始终启用所述延迟电路。
18.一种设备，其包含第一同步电路，其包含从数据输入到数据输出的前向路径，所述第一同步电路接收第 一输入数据且基于时钟信号而提供具有传播延迟的第一输出数据；第二同步电路，其耦合到所述第一同步电路且接收所述第一输出数据，并基于经延迟 时钟信号而提供第二输出数据；以及延迟电路，其用以接收所述时钟信号并提供具有与所述第一同步电路的所述传播延迟 匹配的延迟的所述经延迟时钟信号，所述延迟电路包含所述第一同步电路的所述前向路径 中的至少两个逻辑门。
19.根据权利要求18所述的设备，所述第一同步电路包含以反馈配置耦合的一对逻辑 门，所述延迟电路包含所述对逻辑门，其中所述反馈断裂。
20.根据权利要求18所述的设备，所述第一同步电路包含具有串联耦合的第一和第二 锁存器的触发器，所述延迟电路包含串联耦合的第一和第二延迟单元，所述第一延迟单元 接收所述时钟信号，且所述第二延迟单元提供所述经延迟时钟信号。
21.根据权利要求18所述的设备，所述第一和第二同步电路以及所述延迟电路是用于 中央处理单元(CPU)或存储器的输入接口电路的一部分。
22.一种方法，其包含用包含从数据输入到数据输出的前向路径的同步电路提供输出数据，所述输出数据相 对于输入数据具备传播延迟；以及用延迟电路使输入信号延迟，以获得具有与所述同步电路的所述传播延迟匹配的延 迟的经延迟输入信号，所述延迟电路包含所述同步电路的所述前向路径中的至少两个逻辑 门。
23.根据权利要求22所述的方法，其进一步包含基于时钟信号而操作所述同步电路；以及通过将所述延迟电路的时钟输入耦合到静态逻辑值来启用所述延迟电路。
24.一种设备，其包含用于用包含从数据输入到数据输出的前向路径的同步电路提供输出数据的装置，所述 输出数据相对于输入数据具备传播延迟；以及用于用延迟电路使输入信号延迟以获得具有与所述同步电路的所述传播延迟匹配的延迟的经延迟输入信号的装置，所述延迟电路包含所述同步电路的所述前向路径中的至少 两个逻辑门。
25.根据权利要求24所述的设备，其进一步包含 用于基于时钟信号而操作所述同步电路的装置；以及用于通过将所述延迟电路的时钟输入耦合到静态逻辑值来启用所述延迟电路的装置。
全文摘要
本发明描述能够提供与同步电路的传播延迟接近匹配的延迟的延迟电路。在一种设计中，一种设备包括同步电路和延迟电路。所述同步电路包括从数据输入到数据输出的前向路径。所述同步电路接收输入数据且提供具有传播延迟的输出数据。所述延迟电路接收输入信号，且提供具有与所述同步电路的所述传播延迟匹配的延迟的经延迟输入信号。所述延迟电路包括所述同步电路的所述前向路径中的至少两个逻辑门。可基于相同或类似的电路架构来实施所述同步电路和延迟电路。所述延迟电路可基于所述同步电路的复制品，其中所述复制品的反馈回路断裂且时钟输入耦合到适当的逻辑值以始终启用所述延迟电路。
文档编号H03K3/037GK101809869SQ200880108462
公开日2010年8月18日 申请日期2008年9月23日 优先权日2007年9月24日
发明者穆斯塔法·克斯金, 马尔齐奥·佩德拉里-诺伊 申请人:高通股份有限公司