专利名称：用于同步、重定时的模数转换的系统和方法
技术领域：
本发明涉及用于处理数字信号的系统和方法，更具体地涉及用于模数转换的系统和方法。
背景技术：
模数转换器被用在许多半导体器件中以将模拟电信号转换为其数字表示。在转换 过程中，连续的模拟信号被转换为以规定采样次数表示模拟信号的一系列离散或量化的数 字值。简单的模数转换器在指定的静态操作范围上操作，该操作范围通常被定义为涵盖期 望的模拟输入信号。图1示出了示例性现有技术的全并行模数转换器100。全并行模数转 换器100包括比较器组120，其包括多个比较器121、122、123、124、125，每个比较器都接收 各自的参考阈值(即，ref(n-l)、ref(n-2)、ref(3)、ref(2)以及ref(l))。此外，每个比较 器121、122、123、124、125都接收模拟输入105，以及将模拟输入105与各个参考阈值进行 比较。参考阈值被选择为使得比较器组120的组合输出是被表示为数字输出170的温度计 码(thermometer code) 0当正确操作时，数字输出170包括一系列不中断的0，接着是一系 列不中断的1，在0和1之间的转变表示模拟输入105的电平(即，没有泡沫的温度计码)。 在一些情况下，数字输出170被提供至编码器180，其提供可能比温度计码更紧凑的编码输 出 190。在这样的全并行模数转换器中，通过减少连续的参考电压之间的电平差来提供增 加的分辨率。在模数转换器100的范围保持恒定的情况下，增加分辨率需要相应增加比较 器的数量。这至少有两个缺点。首先，额外的比较器增加了功耗和面积消耗。第二，在连续 参考电压之间的差变小的情况下，模拟输入105上的噪声和比较器121、122、123、124、125 中的处理差异经常导致产生不完美的温度计码(即，呈现泡沫的温度计码)。因此，为了补 偿温度计码中的不完美，编码器180的复杂性被大大增加了。这导致额外的不期望的功耗 和面积消耗。因此，至少由于上述的原因，在现有技术中需要用于模数转换的先进的系统和方法。
发明内容
本发明涉及用于处理数字信号的系统和方法，更具体地涉及用于模数转换的系统 和方法。本发明的各种实施例提供了重定时的模数转换器电路。该模数转换器电路包括第 一组次级交织器和第二组次级交织器。第一组次级交织器包括第一次级交织器，具有同步 于第一时钟相位的第一组比较器，和第二次级交织器，具有同步于第二时钟相位的第二组 比较器。第二组次级交织器包括具有同步于第三时钟相位的第三组比较器的第三次级交织 器，和具有同步于第四时钟相位的第四组比较器的第四次级交织器。全局交织器至少部分 基于第二组次级交织器的输出来选择第一组比较器中的一个，以及至少部分基于第一组次级交织器的输出来选择第三组比较器中的一个。在上述实施例的一些情况下，第一次级交 织器的输出和第二次级交织器的输出同步于第三时钟相位，以及第三次级交织器的输出和 第四次级交织器的输出同步于第一时钟相位。本发明的其他实施例提供了用于模数转换的方法。该方法包括使用第一组比较器 执行第一组模数转换；使用第二组比较器执行第二组模数转换；使用第三组比较器执行第 三组模数转换；以及使用第四组比较器执行第四组模数转换。至少部分基于第一寄存结果 来从第一组模数转换中选择一个结果，以提供第一选择结果。至少部分基于第一选择结果 来从第二组模数转换中选择一个结果，以提供第二选择结果。至少部分基于第二寄存结果 来从第三组模数转换中选择一个结果，以提供第三选择结果。至少部分基于第三选择结果 来从第四组模数转换中选择一个结果，以提供第四选择结果。第四选择结果被寄存以提供 第一寄存结果，以及第二选择结果被寄存以提供第二寄存结果。在一些情况下，同步于第一 时钟相位执行第一组模数转换；同步于第二时钟相位执行第二组模数转换；同步于第三时 钟相位执行第三组模数转换；以及同步于第四时钟相位执行第四组模数转换。在一些情况 下，同步于第一时钟相位寄存第四选择结果，以及同步于第三时钟相位寄存第二选择结果。本发明的其他实施例还提供了通信系统。该通信系统包括使用至少一个重定时的 模数转换器的接收器。重定时的模数转换器包括第一组次级交织器和第二组次级交织器。 第一组次级交织器包括具有同步于第一时钟相位的第一组比较器的第一次级交织器，以及 具有同步于第二时钟相位的第二组比较器的第二次级交织器。第二组次级交织器包括具有 同步于第三时钟相位的第三组比较器的第三次级交织器，以及具有同步于第四时钟相位的 第四组比较器的第四次级交织器。全局交织器至少部分基于第二组次级交织器的输出来选 择第一组比较器中的一个，以及至少部分基于第一组次级交织器的输出来选择第三组比较 器中的一个。在上述实施例的一些情况下，第一次级交织器的输出和第二次级交织器的输 出同步于第三时钟相位，以及第三次级交织器的输出和第四次级交织器的输出同步于第一 时钟相位。在上述实施例的一些情况下，该系统包括发送器和介质。在此类情况下，信息通过 介质从发送器提供至接收器。在一个具体情况下，该系统是存储系统，以及该介质是存储介 质。在另一个具体情况下，该系统是无线通信系统，以及该介质是无线通信介质。发明内容仅提供了对本发明的一些实施例的一般描述。通过下面的详细描述、所 附权利要求和附图，本发明的很多其他的目的、特征、优点和其他实施例会更加显而易见。
通过参考说明书余下部分中描述的附图，可以实现对本发明的各种实施例的进一 步的理解。在图中，在多个图中使用的类似的参考标号表示类似的部件。在一些情况下，包 括小写字母的子标签与参考标号相关联以表示多个类似部件之一。在没有说明存在子标签 的情况下引用参考标号时，其旨在表示所有这样的多个类似部件。图1示出了现有技术的全并行模数转换器；图2a是根据本发明的某些实施例的使用以组合逻辑实施的多路复用器树的模数 转换器；图2b是根据本发明的一个或多个实施例的使用以同步组合逻辑实施的多路复用器树的另一模数转换器；图3a示出了根据本发明的各种实施例的同步、重定时的模数转换器；图3b是示出了图3a的同步、重定时的模数转换器的示例性操作的时序图；以及图4示出了根据本发明的某些实施例的包括同步、重定时的模数转换器的通信系 统。
具体实施例方式本发明涉及用于处理数字信号的系统和方法，更具体地涉及用于模数转换的系统 和方法。动态范围的模数转换器是特定用途的模数转换器，其可以被用于检测通过已知通 道发送的位序列。动态模数转换器的示例在由Chmelar等人于2008年4月24日提交的题 为“Analog-to-DigitalConverter”的美国专利申请第12/108,791号中描述。上述申请通 过引用结合于此用于所有目的。这样的动态模数转换器使用了将输入与参考电压比较的一 个或多个比较器。动态模数转换器的输出随后可以被用来为随后的位周期内的比较选择输 入范围。如在由Chmelar等人在与本案同一天提交的题为“Systems andMethods for Analog to Digital Conversion”的美国专利申请第12/134，488号中所述的，模数转换器 可以统一具有改进的判决反馈均衡(DFE)电路以实现为动态模数转换器预测未来范围的 优点。上述申请通过参考结合于此用于所有目的。具体地，所结合的DFE可以减少或消除 与处理通道中的串行位序列有关的符号间干扰。图2a和2b示出了与改进的DFE结合的模 数转换器的两个示例。在这些情况下，模数转换器使用某个等级的流水线操作，所述流水线 操作是使用多路复用器树和中间寄存器来实施的。转向图2a，示出了使用用于范围选择的DFE的统一的模数转换器200。模数转换 器200使用了类似于在与本案同一天由Gribok等人提交的美国专利申请第12/134，523中 公开的多路复用器树。上述申请被转让给与本案相同的实体，并通过引用结合于此用于所 有目的。模数转换器200包括八个比较器的组210，每个比较器将模拟输入220与各个参考 电压(未示出)进行比较。具体地，不同的参考电压被提供至每个比较器210，而参考电压 跨过模数转换器200的输入范围延伸。在一些情况下，各个参考电压是可编程的，从而使得 模数转换器200的输入范围可以被调节。由与门组230产生的相应的选通时钟时钟控制每 个比较器210。每个与门230将时钟输入224与使能位282和使能位292的组合进行逻辑 与。具体地，无论何时使能位282和使能位292被声明(assert)为低，四分之一的比较器 210(即，比较器a，e)被时钟控制，以及时钟输入224被声明为高。无论何时使能位282和 使能位292被声明为高，四分之一的比较器210(即，比较器d，h)被时钟控制，以及时钟输 入224被声明为高。无论何时使能位282被声明为低，使能位292被声明为高，四分之一的 比较器210(即，比较器b，f)被时钟控制，以及时钟输入224被声明为高。无论何时使能位 282被声明为高，使能位292被声明为低，四分之一的比较器210 (即比较器c，g)被时钟控 制，以及时钟输入224被声明为高。以该方式，在任何给定位周期内，仅由四分之一的比较 器210消耗功率。如在上述通过引用结合于此用于所有目的的参考文献中更全面描述的， 通过保存可以导致使能较小百分比的比较器210的其他历史信息可以产生更多的使能位，或在任意给定时钟周期上可以时钟控制较大百分比的比较器210的情况下，可以产生更少 的使能位。输出位284等同于一个位周期之前声明的比较器210之一的输出，使能位282等 同于两个位周期之前声明的比较器210之一的输出，以及输出位292等同于三个位周期之 前声明的比较器210之一的输出，所有三个(输出位)都是基于由同步的多路复用器树选 择的先前的位声明，所述同步的复用器树包括第一级多路复用器240，第一级触发器250， 第二级多路复用器260，以及第三级多路复用器270。使能位282被存储在触发器280中， 以及输出位292被存储在触发器290中。使能位282、292被提供至与门230以使能所选择 的比较器210的子集的时钟控制。此外，使能位292驱动在第一级多路复用器240和第二 级多路复用器260中的多路复用器的选择器输入。使能位282驱动第三级多路复用器280 的选择器输入。转向图2b，示出了另一使用以同步组合逻辑实施的多路选择器树211的模数转换 器201。模数转换器201包括多个比较器215，每个比较器将模拟输入291与横跨模数比较 器201的输入范围的各个参考电压(未示出)进行比较。具体地，不同的参考电压被提供 至每个比较器215，参考电压横跨模数转换器201的输入范围延伸。在一些情况下，各个参 考电压是可编程的，从而使得模数转换器201的输入范围可以被调节。使用多路复用器树 211选择比较器215之一的输出位285。基于在前确定的输出选择输出位285，从而减少符 号间干扰。具体地，输出位285被提供至触发器295。由触发器295提供的单个使能位297 被用作用于多路复用器树211的不同级的选择器输入。用触发器将多路复用器树211的每 一级的输出同步于时钟信号225。以该方式，来自触发器295的使能位297接收输出位285 的三个连续值(即，来自三个连续位周期的输出位285的值)。输出位285的这三个连续值 被用来将来自比较器215之一的相应比较器输出移动通过多路复用器树211，直到该输出 被提供作为输出位285。即使使用极快的比较器，与图2a和图2b相关讨论的模数转换器提供的最大数据 速率大约为tcq+tmux+tsu < Τ,其中T是用于同步模数转换器的时钟的周期，t。q是稳定最近时钟控制的触发器输 出所需的时间，以及tsu是中间触发器的建立时间。与交织的等级、流水线深度或使用的推 断位无关地限制最大数据速率。这是因为触发器被用来在时钟周期之间传递数据。这样的 触发器可能是非常慢的电路元件。例如，在一些技术中，t。<^ntsu的组合可能是180ps。在 期望每秒六千兆位的数据速率的情况下，tcq和tsu的组合超过了时钟周期(T)，这使得上述 电路不能实现期望的结果。本发明的一些实施例提供重定时与改进的DFE合并的模数转换器，以实现与通过 使用相应的未重定时的电路可达到的带宽操作相比更高的带宽操作。具体地，本发明的一 些实施例通过使用两个或更多等级的交织来提供上述的重定时。例如，这可以包括全局等 级的交织连同一个或多个次级交织。这样的次级交织可以包括多个次级交织器。例如，在 使用一个次级交织和一个全局等级交织时，在次级交织器中处理来自比较器的数据。次级 交织器的输出传输至全局交织器。转到图3a，示出了根据本发明的各种实施例的同步、重定时的模数转换器300。使用主时钟的八个不同相位对模数转换器300进行时钟控制。八个时钟相位被标记为cl，c2， c3, c 4，c5, c6, c7, c8。在一些情况下，八个相位平均地分配主时钟的相位，八个相位的每 一个都比前面的相位前进大约四十五度。为了简便，主时钟和八个时钟相位没有单独示出。 然而，模数转换器300的被时钟控制的电路元件被标记为cl_c8以表示八个时钟相位中的 哪一个被用于对该具体的电路元件进行时钟控制。模数转换器300包括八个次级交织器 310、320、330、340、350、360、370、380。八个次级交织器被实施为两个全局交织器390、395。 具体地，全局交织器390包括一组四个次级交织器(即，次级交织器310、320、330、340)，以 及全局交织器395包括一组四个次级交织器(即，次级交织器350、360、370、380)。 模数转换器300包括多个比较器，每一个将模拟输入(未示出)与各个参考电压 302、304、306、308进行比较。通过从查找表309中选择一个特定的预定输出来对参考电压 302、304、306、308进行编程。从查找表309选择的输出被提供至依次分别驱动参考电压 302、304、306、308 的四个数模转换器 301、303、305、307。次级交织器310包括一组四个比较器312，每个比较器将模拟输入与各个参考电 压302、304、306、308中进行比较。来自比较器312的输出被一组四个触发器314中的各个 触发器寄存。使用两层多路复用器316选择触发器314的输出中的一个，以及多路复用器 316的输出被触发器318寄存。寄存的输出在图中被标记为Al。注意，所有的比较器312 和触发器314同步于时钟相位c5。触发器318同步于时钟相位c5。次级交织器320包括一组四个比较器322，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器322的输出被一组四个触发器324中的各个触 发器寄存。使用两层多路复用器326来选择触发器324的输出中的一个，以及多路复用器 326的输出被触发器328寄存。寄存的输出在图中被标记为A2。注意，所有比较器322同 步于时钟相位c2，所有触发器324同步于时钟相位c6。触发器328同步于时钟相位c5。次级交织器330包括一组四个比较器332，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器332的输出被一组四个触发器334中的各个触 发器寄存。使用两层多路复用器336选择触发器334的输出中的一个，以及多路复用器336 的输出被触发器338寄存。寄存的输出在图中被标记为A3。注意，所有比较器332同步于 时钟相位c3，以及所有触发器334同步于时钟相位c7。触发器338同步于时钟相位c5。次级交织器340包括一组四个比较器342，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器342的输出被一组四个触发器344中的各个触 发器寄存。使用两层多路复用器346来选择触发器344的输出中的一个，以及多路复用器 346的输出被触发器348寄存。寄存的输出在图中被标记为A4。注意，所有比较器342同步 于时钟相位c4，以及所有触发器344同步于时钟相位c8。触发器348同步于时钟相位c5。次级交织器350包括一组四个比较器352，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器352的输出被一组四个触发器354中的各个触 发器寄存。使用两层多路复用器356选择触发器354的输出中的一个，以及多路复用器356 的输出被触发器358寄存。寄存的输出在图中标记为A5。注意，所有比较器352同步于时 钟相位c5，以及所有触发器354同步于时钟相位Cl。触发器358同步于时钟相位cl。次级交织器360包括一组四个比较器362，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器362的输出被一组四个触发器364中的各个触发器寄存。使用两层多路复用器386选择触发器364的输出中的一个，以及多路复用器366 的输出被触发器368寄存。寄存输出在图中被标记为A6。注意，所有比较器362同步于时 钟相位c6，以及所有触发器364同步于时钟相位c2。触发器368同步于时钟相位cl。次级交织器370包括一组四个比较器372，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器372的输出被一组四个触发器374中的各个触 发器寄存。使用两层多路复用器376选择触发器374的输出中的一个，以及多路复用器376 的输出被触发器378寄存。寄存输出在图中被标记为A7。注意，所有比较器372同步于时 钟相位c7，以及所有触发器374同步于时钟相位c3。触发器378同步于时钟相位cl。次级交织器380包括一组四个比较器382，每个比较器将模拟输入与各个参考电 压302、304、306、308进行比较。来自比较器382的输出被一组四个触发器384中的各个触 发器寄存。使用两层多路复用器386选择触发器384的输出中的一个，以及多路复用器386 的输出被触发器388寄存。寄存输出在图中被标记为A8。注意，所有比较器382同步于时 钟相位c8，以及所有触发器384同步于时钟相位c4。触发器388同步于时钟相位cl。基于A7和A8的组合选择多路复用器316的输出。具体地，A7操作以在多路复用 器316的第一级中的触发器314的各输出之间进行选择，以及A8操作以在多路复用器316 的第一级中的各输出之间进行选择。基于A8和多路复用器316的输出的组合来选择多路 复用器326的输出。具体地，A8操作以在多路复用器326的第一级中的触发器324的各输 出之间进行选择，以及多路复用器316的输出操作以在多路复用器326的第一级的各输出 之间进行选择。基于多路复用器316的输出和多路复用器326的输出的组合来选择多路复 用器336的输出。具体地，多路复用器316的输出操作以在多路复用器336的第一级中的 触发器334的各输出之间进行选择，以及多路复用器326的输出操作以在多路复用器336 的第一级的各输出之间进行选择。基于多路复用器326的输出和多路复用器336的输出的 组合来选择多路复用器346的输出。具体地，多路复用器326的输出操作以在多路复用器 346的第一级中的触发器344的各输出之间进行选择，以及多路复用器336的输出操作以在 多路复用器346的第一级的各输出之间进行选择。基于A3和A4的组合选择多路复用器356的输出。具体地，A3操作以在多路复用 器356的第一级中的触发器354的各输出之间进行选择，以及A4操作以在多路复用器356 的第一级的各输出之间进行选择。基于A4和多路复用器356的输出的组合选择多路复用 器366的输出。具体地，A4操作以在多路复用器366的第一级中的触发器364的各输出之 间进行选择，以及多路复用器356的输出操作以在多路复用器366的第一级的各输出之间 进行选择。基于多路复用器356的输出和多路复用器366的输出的组合来选择多路复用器 376的输出。具体地，多路复用器356的输出操作以在多路复用器376的第一级中的触发器 374的各输出之间进行选择，以及多路复用器366的输出操作以在多路复用器376的第一级 的各输出之间进行选择。基于多路复用器366的输出和多路复用器376的输出的组合来选 择多路复用器386的输出。具体地，多路复用器366的输出操作以在多路复用器386的第 一级中的触发器384的各输出之间进行选择，以及多路复用器376的输出操作以在多路复 用器386的第一级的各输出之间进行选择。转到图3b，与时序图301相关地描述同步、重定时的模数转换器300的操作。应当 注意，为了简便，时钟至q、建立时间和组合延迟没有示出。时序图301描述了示例性操作，以及本领域普通技术人员应理解，可以发展出其他时序图以描述同步重定时的模数转换器300的其他示例性操作。如图所示，在时钟cl上，比较器312每一个在次级交织器级别处被 时钟控制，触发器354被时钟控制使得输出356可用，以及触发器358、368、378、388都被时 钟控制使得A5-A8在全局交织器级别处在相同的时钟沿上可用。在时钟c2上，比较器322 每一个都在次级交织器级别处被时钟控制，以及触发器364每一个都被时钟控制使得输出 366可用。在时钟c3上，比较器332每一个在次级交织器级别处被时钟控制，以及触发器 374每一个被时钟控制使得输出376可用。在时钟c4上，比较器324每一个在次级交织器 级别处被时钟控制，以及触发器384每一个被时钟控制使得输出386可用。在时钟c5上，比 较器352每一个在次级交织器级别处被时钟控制，触发器314被时钟控制使得输出316可 用，以及触发器318、328、338、348都被时钟控制使得A1-A4在全局交织器级别处在相同的 时钟沿上可用。在时钟c6上，比较器362每一个在次级交织器级别处被时钟控制，以及触 发器324每一个被时钟控制使得输出326可用。在时钟c7上，比较器372每一个在次级交 织器级别处被时钟控制，以及触发器334每一个被时钟控制使得输出336可用。在时钟c8 上，比较器384每一个在次级交织器级别处被时钟控制，以及触发器344每一个被时钟控制 使得输出346可用。再次，输出316、326、336、356、366、376和A3、A4、A7、A8被用于选择适 当的比较器输出。同步、重定时的模数转换器300通过两级交织执行块处理。具体地，次级交织器 310、320、330、340基于时钟cl_c4进行交织；以及次级交织器350、360、370、380基于时钟 c5-c8进行交织。来自次级交织器310、320、330、340的块输出基于时钟c5进行全局交织， 以及来自次级交织器310、320、330、340的块输出基于时钟cl进行全局交织。应当注意，上 述全局交织可以使用其他时钟相位来完成。例如，次级交织器310、320、330、340可以基于 时钟c8进行全局交织，以及来自次级交织器310、320、330、340的块输出可以基于时钟c4 进行全局交织。这种方法导致减少一个时钟周期的延迟。基于此处提供的披露内容，本领 域的普通技术人员应意识到，根据本发明的不同实施例，次级交织和全局交织的各种其他 组合是可能的。数据传输的重定时发生在全局交织器之间。换句话说，数据传输的重定时通过利 用如下触发器的同步来进行，所述触发器是使用一个时钟相位的触发器318、238、338、348 和使用另一个时钟相位的触发器358、268、378、388。因此，一个全局交织器(即，来自次级 交织器310、320、330、340的输出)和其他全局交织器(即，来自次级交织器350、360、370、 380的输出)之间的数据传输具有等于4T( S卩，图3b中示出的主时钟的四个周期)的时间 量。次级交织和全局交织的期望量可以基于电路中允许的包括比较器延迟、触发器和 多路复用器的延迟来确定。例如，假设比较器、触发器和多路复用器的延迟使得次级交织器 (j)的数量为4，以及全局交织器(i)的数量为2。此外，假设相关的数据传输通道显示出需 要抽头(tap)数量等于2的符号间干扰特征。上述设计限制导致了图3a的电路，其中抽头 的数量指定了每个次级交织器310、320、330、340、350、360、370、380中的四个比较器(即， 2"tap)。本领域的普通技术人员应当注意，抽头数量、次级交织器的数量、或全局交织器的 数量的更改会产生不同电路设计。此外，应当注意，根据本发明的不同实施例，多级次级交 织器是可能的。
通过实施根据本发明的一些实施例的同步、重定时的模数转换器而产生的关键时序在下面讨论。等式对以下变量进行说明tap =抽头的数量；i =全局交织；j =次级交织；T =主时钟周期；tcq =触发器时钟至q延迟；tsu =触发器建立时间；tmux =多路复用器延迟；tcomp =比较器延迟；ccomp =比较器电容；cwire=导线电容。假设i = 2，以下等式表示与同步、重定时的模数转换器相关的时序限制Tcomp+tsu < jT ；(1)tcq+(j+t_l)氺tmux+tsu < (j+l)T. (2)再次，对于i = 2，电路元件的数量为DAC 的数量=2tap ；比较器的数量=2j * 2tap ；触发器的数量=2j* (2tap+l)；多路复用器的数量=2j * (2tap_ll)。该电路的输入电容根据以下等式来计算输入电容=2j*2tap*ccomp+f (cwire)。i的其他值是可能的，然而，设置i = 2最小化了输入电容。此外，尽管增加i可以 增加留给执行比较的沿至沿时间周期(见以上等式(1))，但是没有增加留给触发器的沿至 沿时间周期(见以上等式(2))。通常，具有i全局交织器和j次级交织器的同步、重定时的模数转换器需要(i女 j)时钟相位(即，时钟域)，其每一个具有主时钟频率的l/(i * j)的频率。每一个时钟相 位异相 2Jip/(i * j)，其中 ρ = 0......i * j_l。转向图4，示出了根据本发明的一些实施例的包括具有同步、重定时的模数转换器 的接收器420的通信系统400。通信系统400包括发送器410，其经由传输介质430发送代 表数据集的信号至接收器420。传输介质430可以是，但不限于，无线传输介质，电有线传 输介质，磁存储介质，或光学传输介质。基于此处提供的披露内容，本领域的普通技术人员 应意识到，与本发明的不同实施例相关，可以使用各种传输介质。接收器420包括同步、重 定时的模数转换器，其类似于上面相关于图3a所述的。在一些情况下，通信系统400可以 是具有作为蜂窝电话和/或蜂窝发射塔的发送器410和接收器420的蜂窝电话系统。可选 地，通信系统400可以是具有作为写功能的发送器410、作为磁存储介质的传输介质430、以 及作为读功能的接收器420的磁存储介质。基于此处提供的披露内容，本领域的普通技术 人员应意识到，根据本发明的不同实施例的可以被描述为通信系统400的各种其他系统。综上所述，本发明提供了用于模数转换的新颖的系统、装置、方法和布置。尽管上面已经给出了对于本发明的一个或多个实施例的描述，但是对于本领域的技术人员来说， 在不背离本发明的精神的情况下，各种替换、修改和等同物都是显而易见的。因此，上述描 述不用于限制本发明的范围，本发明的范围由所附 权利要求限定。
权利要求
一种重定时的模数转换器电路，所述电路包括第一组次级交织器，其中所述第一组次级交织器包括第一次级交织器，其中所述第一次级交织器包括同步于第一时钟相位的第一组比较器；第二次级交织器，其中所述第二次级交织器包括同步于第二时钟相位的第二组比较器；第二组次级交织器，其中所述第二组次级交织器包括第三次级交织器，其中所述第三次级交织器包括同步于第三时钟相位的第三组比较器；第四次级交织器，其中所述第四次级交织器包括同步于第四时钟相位的第四组比较器；以及全局交织器，其中所述全局交织器至少部分基于所述第二组次级交织器的输出来选择所述第一组比较器中的一个，以及其中所述全局交织器至少部分基于所述第一组次级交织器的输出来选择所述第三组比较器中的一个。
2.根据权利要求1所述的电路，其中所述第一次级交织器的输出和所述第二次级交织 器的输出同步于所述第三时钟相位。
3.根据权利要求2所述的电路，其中所述第三次级交织器的输出和所述第四次级交织 器的输出同步于所述第一时钟相位。
4.根据权利要求3所述的电路，其中来自所述第二组次级交织器的输出是同步于所述 第一时钟相位的所述第四次级交织器的输出，以及其中来自所述第一组次级交织器的输出 是同步于所述第三时钟相位的所述第二次级交织器的输出。
5.根据权利要求1所述的电路，其中所述电路进一步包括多个参考电压，以及其中所 述多个参考电压的每一个被提供至所述第一组比较器、所述第二组比较器、所述第三组比 较器和所述第四组比较器的每一个中的各个比较器。
6.根据权利要求5所述的电路，其中所述参考电压由各个数模转换器产生，每个所述 数模转换器接收不同的可编程数字值。
7.根据权利要求6所述的电路，其中所述可编程数字值被保存在查找表中。
8.根据权利要求1所述的电路，其中来自所述第一组比较器的输出被提供至使用所述 第三时钟相位时钟控制的寄存器，以及其中由多路复用器至少部分基于来自所述第二组次 级交织器的输出来选择来自所述寄存器的其中一个输出。
9.根据权利要求8所述的电路，其中所述多路复用器是第一多路复用器，其中所述寄 存器是第一寄存器，其中来自所述第二组比较器的输出被提供至使用所述第四时钟相位时 钟控制的第二寄存器，以及其中由第二多路复用器至少部分基于来自所述第一多路复用器 的输出来选择来自所述第二寄存器的其中一个输出。
10.根据权利要求1所述的电路，其中来自所述第三组比较器的输出被提供至使用所 述第一时钟相位时钟控制的寄存器，以及其中由多路复用器至少部分基于来自所述第一组 次级交织器的输出来选择来自所述寄存器的其中一个输出。
11.根据权利要求10所述的电路，其中所述多路复用器是第一多路复用器，其中所述 寄存器是第一寄存器，其中来自所述第四组比较器的输出被提供至使用所述第二时钟相位时钟控制的第二寄存器，以及其中由第二多路复用器至少部分基于来自所述第一多路复用 器的输出来选择来自所述第二寄存器的其中一个输出。
12.一种用于模数转换的方法，所述方法包括 使用第一组比较器执行第一组模数转换； 使用第二组比较器执行第二组模数转换； 使用第三组比较器执行第三组模数转换； 使用第四组比较器执行第四组模数转换；至少部分基于第一寄存结果来从所述第一组模数转换中选择一个结果，以提供第一选 择结果；至少部分基于所述第一选择结果来从所述第二组模数转换中选择一个结果，以提供第 二选择结果；至少部分基于所述第二寄存结果来从所述第三组模数转换中选择一个结果，以提供第 三选择结果；以及至少部分基于所述第三选择结果来从所述第四组模数转换中选择一个结果，以提供第 四选择结果；寄存所述第四选择结果以提供所述第一寄存结果；以及 寄存所述第二选择结果以提供所述第二寄存结果。
13.根据权利要求12所述的方法，其中同步于第一时钟相位执行所述第一组模数转 换，其中同步于第二时钟相位执行所述第二组模数转换，其中同步于第三时钟相位执行所 述第三组模数转换，以及其中同步于第四时钟相位执行所述第四组模数转换。
14.根据权利要求12所述的方法，其中同步于所述第一时钟相位寄存所述第四选择结 果，以及其中同步于所述第三时钟相位寄存所述第二选择结果。
15.一种通信系统，所述系统包括接收器，包括重定时的模数转换器，其中所述重定时的模数转换器包括 第一组次级交织器，其中所述第一组次级交织器包括第一次级交织器，其中所述第一次级交织器包括同步于第一时钟相位的第一组比较器；第二次级交织器，其中所述第二次级交织器包括同步于第二时钟相位的第二组比较器；第二组次级交织器，其中所述第二组次级交织器包括第三次级交织器，其中所述第一次级交织器包括同步于第三时钟相位的第三组比较器；第四次级交织器，其中所述第四次级交织器包括同步于第四时钟相位的第四组比较 器；以及全局交织器，其中所述全局交织器至少部分基于来自所述第二组次级交织器的输出来 选择所述第一组比较器中的一个，以及其中所述全局交织器至少部分基于来自所述第一组 次级交织器的输出来选择所述第三组比较器中的一个。
16.根据权利要求15所述的系统，其中所述系统进一步包括发送器和介质，以及其中 信息通过所述介质从所述发送器提供至所述接收器。
17.根据权利要求16所述的系统，其中所述系统是存储系统，以及其中所述介质是存 储介质。
18.根据权利要求16所述的系统，其中所述系统是无线通信系统，以及其中所述介质 是无线通信介质。
19.根据权利要求15所述的系统，其中来自所述第一组比较器的输出被提供至使用所 述第三时钟相位时钟控制的第一寄存器，其中由第一多路复用器至少部分基于来自所述第 二组次级交织器的输出来选择来自所述第一寄存器的其中一个输出，其中来自所述第一多 路复用器的输出被提供至使用所述第三时钟相位时钟控制的第三寄存器，其中来自所述第 二组比较器的输出被提供至使用所述第四时钟相位时钟控制的第二寄存器，其中由第二多 路复用器至少部分基于来自所述第一多路复用器的输出来选择来自所述第二寄存器的其 中一个输出，以及其中来自所述第二多路复用器的输出被提供至使用所述第三时钟相位时 钟控制的第四寄存器。
20.根据权利要求15的系统，其中来自所述第三组比较器的输出被提供至使用所述第 一时钟相位时钟控制的第一寄存器，其中由第一多路复用器至少部分基于来自所述第一组 次级交织器的输出来选择来自所述第一寄存器的其中一个输出，其中来自所述第一多路复 用器的输出被提供至使用所述第一时钟相位时钟控制的第三寄存器，其中来自所述第二组 比较器的输出被提供至使用所述第二时钟相位时钟控制的第二寄存器，其中由第二多路复 用器至少部分基于来自所述第一多路复用器的输出来选择来自所述第二寄存器的其中一 个输出，以及其中来自所述第二多路复用器的输出被提供至使用所述第一时钟相位时钟控 制的第四寄存器。
全文摘要
本发明提供了用于模数转换的系统和方法。所披露的重定时的模数转换器包括第一和第二组次级交织器。第一组次级交织器包括具有同步于第一时钟相位的第一组比较器的第一次级交织器，以及具有同步于第二时钟相位的第二组比较器的第二次级交织器。第二组次级交织器包括具有同步于第三时钟相位的第三组比较器的第三次级交织器，以及具有同步于第四时钟相位的第四组比较器的第四次级交织器。全局交织器至少部分基于来自第二组次级交织器的输出来选择第一组比较器中的一个。
文档编号H03M1/00GK101821951SQ200880111276
公开日2010年9月1日 申请日期2008年6月6日 优先权日2008年6月6日
发明者E·凯米拉, W·洛, 伊藤长秀 申请人:Lsi公司