专利名称：：一种负电压电平转换电路的制作方法
技术领域：
：本发明涉及集成电路设计，特别是一种用于根据输入信号的变换而使输出电压在正电压和负电压之间切换的负电压电平转换电路。
背景技术：
：集成电路在运行过程中，为适应各种操作，往往会需要不同的电压。而电路的输入电压通常为单一的或有限的，因此，电路设计中需要能够把输入电压转换为不同操作所需要的正高压或者负高压的电路。以快闪存储器(FlashMemory)为例，典型的NOR型Flash存储芯片的存储结构中，每一存储单元包括一个M0SFET，其栅极连接到相应的字线WL，漏极连接相应的位线BL，而所有存储单元的源极均连接到相同的源线VS上。而对存储单元进行读取、写入和擦除操作时，字线、位线和源线所需的相对电压的典型值如表一所示表一NORFlash的典型操作电压<table>tableseeoriginaldocumentpage3</column></row><table>根据现有技术，Flash或EEPROM等存储芯片的集成电路一般是使用CMOS工艺制造，并且随着工艺水平的提高，器件集成度不断提高，为了降低功耗和缩小芯片尺寸，人们希望降低单个器件的尺寸和工作电压，随着尺寸的缩小，MOS器件的击穿电压也在逐渐降低。以0.18μm工艺为例，高压管的击穿电压约为10.5V而低压管仅为7.5V。而在Flash或EEPROM等存储芯片的电路中，通常需要-6-IOV的负电压，因此，在极低负电压(如-10V)和正电压Vdd之间进行切换，以及在切换过程中防止器件被击穿是集成电路设计中必须解决的问题。而良好的设计除能实现电路基本功能外，还应满足面积小、工作稳定、转换速度快和功耗低等指标。图1是现有技术中的典型负电压电平切换电路。Vin是在0和Vpp之间切换的输入信号；Vpp是正电压，它可以是Vdd，也可以是由电源系统产生的其他正压电平；Vneg是负电压；Vout是在Vneg和Vpp之间切换的输出信号。该电路由两个P沟道M0SFET(晶体管P10UP102)和两个N沟道MOSFET(晶体管m03，N104)构成，为了叙述方便，以下将P沟道MOSFET和N沟道MOSFET简称为P管和N管。图1中Vdd为正电压，Vneg为负电压，输入信号Vin为在Ov到Vdd之间切换的电平信号，该电路通过输入信号Vin以及Vin通过反相器Inv后得到的反向信号Vin_b分别控制P管PlOl和P102的导通和关断，并作用于两个构成正反馈对的N管(N103、N104)，从而控制输出电压Vout。参照图1，当输入信号Vin电压为Vdd时，反向信号Vin_b电压为0v，此时，晶体管PlOl关断，而晶体管P102导通，输出电压Vout被上拉到Vdd，由于输出电压Vout连接到晶体管mo3的栅极，因此，晶体管mo3被导通，继而将晶体管mo4的栅极电压下拉为负电压Vneg,使晶体管m04关断，从而使输出电压Vout维持在Vdd；而当输入信号Vin为Ov时，反向信号Vin_b电压为Vdd，此时，晶体管P102关断，而晶体管PlOl导通，继而将晶体管W04的栅极电压上拉到Vdd，使晶体管m04导通，从而将输出电压Vout下拉为负电压Vneg，由于输出电压Vout连接到晶体管m03的栅极，因此，晶体管m03被关断。这样，图ι的电路基本实现了电压转换和转换后电路无电流通路。但是如图1所示的电路却存在如下缺点第一，电路元件(即各个晶体管)各极间需承受的最大压差为Vdd-Vneg，导致器件易被击穿，从而限制了电路的工作范围。以输入信号Vin为Ov时，反向信号Vin_b电压为Vdd为例，此时，晶体管P102的Vds和Vgd均为Vdd-Vneg，晶体管附03的Vds也为Vdd-Vneg。即器件所需承受的最大极间电压为Vdd-Vneg，它们都极易被击穿。例如若器件的击穿电压为10.5v,Vdd=3v,则当Vneg=-7.5v时，就会发生击穿现象。而当输入信号Vin电压为Vdd时，反向信号Vin_b电压为Ov时，与此类似，晶体管PlOl的Vds和Vgd均为Vdd-Vneg，晶体管m04的Vds也为Vdd-Vneg。因此，整个电路的工作范围中，最低反向电压的绝对值为器件击穿电压Vbreak减去Vdd。从以上分析可见，一种增大电路工作范围的途径是通过降压电路产生一个较低的电压Vpp(例如1.8v)。但是，首先，这样需要增加一个精准的降压电路；其次，随着Vpp降低，PMOS管的导通能力变弱，需要更大尺寸的PMOS管以保证电路能正常切换；事实上，为保证电路正常工作，Vpp的可降低幅度十分有限。第二，电路工作不稳定，电路的切换速度受到Vdd影响，在电路运行中，如果Vneg降低，或者Vdd降低，均会导致切换速度下降，且若二者降低到超过一定程度以致于P管的饱和导通电流小于N管的饱和导通电流，即P管无法提供足够的电流导通能力，电路将进入亚稳态，电压无法进行切换，并造成很大的直流功耗。
发明内容本发明的目的即在于克服现有技术的负压切换电路的上述缺陷，解决电路切换范围窄，当Vneg减小会容易产生击穿以及切换受Vdd影响大的问题。为此，本发明提供了一种负电压电平转换电路，其连接到正电压Vdd和一负电压Vneg,并根据输入信号Vin切换输出电压Vout，其特征在于，所述负电压电平转换电路包括第一和第二反向晶体管对，每一反向晶体管对包括漏极相接、栅极互连的一PMOS和一NMOS晶体管，且该第一和第二反向晶体管对的PMOS的源极连接正电压Vdd，NMOS的源极接地，第一反向晶体管对的栅极连接输入信号Vin，漏极与第二反向晶体管对的栅极相连；第一和第二隔离晶体管对，每一隔离晶体管对包括漏极相接、栅极互连的一PMOS和一NMOS晶体管，其中各个晶体管的栅极接地，且第一隔离晶体管对的PMOS源极连接所述第一反向晶体管对的漏极端，第二隔离晶体管对的PMOS源极连接所述第二反向晶体管对的漏极端，其漏极作为输出电压Vout；第一和第二正反馈N管，其均为NMOS晶体管，第一正反馈N管的漏极和第二正反馈N管的栅极连接到所述第一隔离晶体管对的NMOS的源极，第二正反馈N管的漏极和第一正反馈N管的栅极连接到所述第二隔离晶体管对的NMOS的源极，该第一、第二正反馈N管的源极连接负电压Vneg。较佳地，所述负压切换电路还包括第一和第二泄放N管，其均为NMOS晶体管，且每一泄放N管的栅极和漏极对应连接到一所述正反馈N管的漏极，所述第一和第二泄放N管的源极均接地。本发明的有益效果在于可以进行电平转换的负压范围非常广，对不超过击穿电压的负压都可以进行电平转换。例如，击穿电压是10.5V，则可以对不大于-10.5V的负压进行电平转换。电路本身的结构限制了每个器件的端口之间电压，无需为了保护器件而用降压电路另外产生一个低于Vdd的电压。当信号在负压和VDD之间切换时，电路对Vdd的波动不敏感，不会因为Vdd的波动而产生器件击穿。电路还可以直接在负压和正高压之间进行电平转换。例如，当击穿电压为10.5V，N管阈值电压Vtn为0.7V时，电路可以直接完成-10.5v到9.8V之间的电平转换，而不会造成电路的可靠性问题。图1是现有技术负电压电平转换电路的电路图；图2是本发明的宽电压范围的负电压电平转换电路的电路图。具体实施例方式本发明的宽电压的负电压切换电路的一优选实施例如图2所示。其包括四个P沟道金属氧化物半导体场效应晶体管(MOSFET)P201、P202、P203和P204；八个N沟道金属氧化物半导体场效应晶体管(MOSFET)N205到N212；为了叙述方便，以下将MOSFET简称为晶体管，将P沟道金属氧化物半导体场效应晶体管(MOSFET)简称为P管，N沟道金属氧化物半导体场效应晶体管(MOSFET)简称为N管。请参阅图2，其中Vdd为正电压，Vneg为负电压，Vin为输入信号，负电压电平切换电路的输出信号为Vout。该电路实现的功能为当输入信号Vin在OV到Vdd之间切换时，输出信号Vout在Vneg和Vdd之间切换。为了叙述方便，下面对“晶体管对”这一概念进行定义，该定义将用于解释本发明的说明书和权利要求书中出现的“晶体管对”一词。所谓“晶体管对”，包括一PMOS和一NMOS共两个晶体管，且所述两个晶体管的漏极相接，栅极互连，定义其中所述PMOS的源极S端为该晶体管对的第一端，所述匪OS的源极S端为该晶体管对的第二端，连接到所述两个晶体管的栅极的端点称为该晶体管对的第三端；连接到所述两个晶体管的漏极的端点称为该晶体管对的第四端。当述及一晶体管对连接在某两个节点之间时(例如节点X1、X2)，其含义为该晶体管对的第一端和第二端分别连接到所述节点Xl和X2。且，如无特别说明，当节点XI、X2的电位关系明确或本领域技术人员经过简单的推断可确知的情况下(例如，节点Xl的电压Vl大于节点X2的电压V2)，默认的，晶体管对的第一端连接到其中电位较高的节点(如节点χι)，第二端连接到电位较低的节点(如节点X2)。在图2所示的实施例中，本发明的负电压电平转换电路包括连接在正电压输入端Vdd和“地”之间的第一反向晶体管对(包括第一反向P管P201、第一反向N管N205)和第二反向晶体管对(包括第二反向P管P202、第二反向N管N206)，其中所述第一、第二反向晶体管对的第一端分别连接到正电压输入端Vdd，且该两个反向晶体管对的第二端分别接地。且所述第一反向晶体管对的第三端连接输入信号Vin，所述第一反向晶体管对的第四端与所述第二反向晶体管对的第三端连接，记之为节点A。第一支路，其连接在所述第一反向晶体管对的第四端和负电压输入端Vneg之间；第二支路，其连接在所述第二反向晶体管对的第四端和负电压输入端Vneg之间。该两个支路对称设置，其中每一支路分别包括一隔离晶体管对、一正反馈N管，较佳地，还包括一泄放N管。在所述第一支路中，第一隔离晶体管对(晶体管P203、N207)连接在所述第一反向晶体管对的第三端和第一正反馈N管N211的漏极之间，第一正反馈N管N211的源极接负电压Vneg;第一泄放N管N209的漏极和栅极均连接到所述第一正反馈N管N211的漏极，源极接地。在所述第二支路中，第二隔离晶体管对(晶体管P204、N208)连接在所述第二反向晶体管对的第四端和第二正反馈N管N212的漏极之间，第二正反馈N管N212的源极接负电压Vneg；第二泄放N管N210的漏极和栅极均连接到所述第二正反馈N管N212的漏极，源极接地。且所述第一和第二隔离晶体管对的第三端均接地，以所述第二隔离晶体管对的第四端作为输出信号Vout。下面对图2所示电路的工作过程进行分析，以说明其功能和效果。对每一晶体管，Vg表示其栅极电压，Vb为基极电压，Vs为源极电压，Vd为漏极电压，Vtn表示晶体管的阈值电压。当输入信号Vin为Vdd时，第一支路为下拉支路，第二支路为上拉支路。对于第一反向晶体管对，晶体管P201截止，其Vg=Vs=Vb=Vdd,Vd=O5晶体管N205导通，其Vg=Vdd,Vs=Vb=Vd=O0故A点电压为0V。对于第二反向晶体管对，晶体管P202导通，其Vd=Vs=Vb=Vdd,Vg=0；晶体管N206截止，Vd=Vdd,Vs=Vb=Vg=0。由于对于由晶体管P201、N205以及由晶体管P202、N206组成的晶体管对来说，其第一端和第三端的电压电平相反，因此，称其为反向晶体管对。此时，第一隔离晶体管对中的晶体管P203的Vg=Vs=Vb=0，其截止；第二隔离晶体管对中的晶体管P204的Vgs=-Vdd，其导通，Vd=Vs=Vb=Vdd,Vg=0；从而将Vout上拉为Vdd，实现了正电压输出。晶体管N208的Vg=0，Vd=Vdd,Vs=Vb=-Vtn。继而，使第一正反馈N管N211的Vg=-Vtn，其导通，Vd=Vb=Vs=Vneg；第一隔离晶体管对中的晶体管N207导通，Vb=Vs=Vd=Vneg5Vg=0；同时，由于第二正反馈N管N212的栅极与第一正反馈N管N211的漏极连接，第二正反馈N管N212的Vg=Vb=Vs=Vneg,其截止，Vd=-Vtn。对于由晶体管P203、N207以及由晶体管P204、N208组成的晶体管对，其第三端均接地，从而对正、负电压进行隔绝，使二者之间不能形成通路，因此，称其为隔离晶体管对。对于第一泄放N管N209，其Vg=Vd=Vb=Vneg,Vs=0,截止；第二泄放N管N210的Vd=Vg=-Vtn,Vb=Vneg,Vs=0，亦截止。当输入信号Vin为Ov时，左右支路的情况与Vin为Vdd时相反，第一支路为上拉支路，第二支路为下拉支路。对于第一反向晶体管对，晶体管P201导通，其Vd=Vs=Vb=Vdd,Vg=0；晶体管N205截止，Vd=Vdd,Vs=Vb=Vg=0。对于第二反向晶体管对，晶体管P202截止，其Vg=Vs=Vb=Vdd,Vd=0；晶体管N206导通，其Vg=Vdd,Vs=Vb=Vd=0。故A点电压为Vdd。此时，第一隔离晶体管对中的晶体管P203的Vgs=_Vdd，其导通，Vd=Vs=Vb=Vdd,Vg=0；晶体管N207的Vg=0，Vd=Vdd,Vs=Vb=-Vtn。第二隔离晶体管对中的晶体管P204的Vg=Vs=Vb=0，其截止。继而，使第二正反馈N管N212的Vg=-Vtn，其导通，Vd=Vb=Vs=Vneg；第二隔离晶体管对中的晶体管N208导通，Vb=Vs=Vd=Vneg,Vg=0；从而将输出信号Vout下拉为Vneg，实现负电压的转换输出。同时，由于第一正反馈N管N211的栅极与第二正反馈N管N212的漏极连接，第一正反馈N管N211的Vg=Vb=Vs=Vneg，其截止，Vd=-Vtn。对于第二泄放N管N210，其Vg=Vd=Vb=Vneg,Vs=0，截止；第一泄放N管N209的Vd=Vg=-Vtn,Vb=Vneg,Vs=0，亦截止。事实上，第一、第二泄放N管并非实现本发明目的的必要特征，不含泄放N管的电路亦可工作。该两个泄放N管的作用在于，当由于某种原因负电压Vneg上升时，为电路提供进一步的保护。当Vneg从负电压升回至0时，由于电容耦合效应，两个正反馈N管的栅、漏电位也会上升，但是当其升至大于Vtn时，两边的泄放管就会开启，对正反馈N管的栅、漏电位进行钳位，进一步加强电路的可靠性。所述泄放N管的作用可用其它形式的泄放电路实现，所述泄放电路的功能在于分别并联连接于两个所述正反馈N管的漏极和地电位之间，当正反馈N管的漏极电压大于一定阈值时，所述泄放电路开启，以对所述正反馈N管的漏极电位进行钳位。而所述泄放电路的具体实施方式并不局限于本实施例，本领域技术人员当可了解，其它本领域的惯用于实现所述功能的电路均应包含在本发明的保护范围之内。例如，所述泄放电路也可用二极管实现，例如其包括第一和第二泄放二极管，所述第一和第二泄放二级管的正向输入端分别连接所述第一和第二正反馈N管的漏极，二者的反向输入端均连接地电位。并且，一般来说N管阈值电压Vtn为0.7V左右，而二极管的导通电压亦为0.7V左右。从以上分析可见，正常工作状态下，对于两个反向晶体管对来说，包含的4个晶体管需承受的最大极间电压Vmax均为Vdd。各个隔离晶体管对中的晶体管和正反馈N管所需承受的最大极间电压，对于P管为max{Vdd，IVnegI}，对于N管为max{Vdd+Vtn，|Vneg+Vtn|}。而泄放N管所需承受的最大极间电压则为|Vneg|。因此，为满足所有器件均不被击穿，设器件击穿电压为Vbreak，则本发明的电路所能正常工作的电压范围为Vneg最小为-Vbreak；而Vdd最大为Vbreak-Vtn。所以，相同器件击穿电压情况下，本发明的电路可以进行更宽范围的电平转换。并且由于通常情况下，Vdd远小于电路的击穿电压，因此当输入信号在负压和Vdd之间切换时，电路对Vdd波动并不敏感，不会因Vdd的波动而导致击穿。权利要求一种负电压电平转换电路，连接到正电压Vdd和一负电压Vneg，并根据输入信号Vin切换输出电压Vout，其特征在于，所述负电压电平转换电路包括第一和第二反向晶体管对，每一反向晶体管对包括漏极相接、栅极互连的一PMOS和一NMOS晶体管，且该第一和第二反向晶体管对的PMOS的源极连接正电压Vdd，NMOS的源极接地，第一反向晶体管对的栅极连接输入信号Vin，漏极与第二反向晶体管对的栅极相连；第一和第二隔离晶体管对，每一隔离晶体管对包括漏极相接、栅极互连的一PMOS和一NMOS晶体管，其中各个晶体管的栅极接地，且第一隔离晶体管对的PMOS源极连接所述第一反向晶体管对的漏极端，第二隔离晶体管对的PMOS源极连接所述第二反向晶体管对的漏极端，其漏极作为输出电压Vout；第一和第二正反馈N管，其均为NMOS晶体管，第一正反馈N管的漏极和第二正反馈N管的栅极连接到所述第一隔离晶体管对的NMOS的源极，第二正反馈N管的漏极和第一正反馈N管的栅极连接到所述第二隔离晶体管对的NMOS的源极，该第一、第二正反馈N管的源极连接负电压Vneg。2.根据权利要求1所述的负电压电平转换电路，其特征在于，所述电路还包括两个泄放电路，所述泄放电路分别并联连接于两个所述正反馈N管的漏极和地电位之间，当正反馈N管的漏极电压大于一定阈值时，所述泄放电路开启，以对所述正反馈N管的漏极电位进行钳位。3.根据权利要求2所述的负电压电平转换电路，其特征在于，所述泄放电路包括第一和第二泄放N管，其均为NMOS晶体管，且每一泄放N管的栅极和漏极对应连接到一所述正反馈N管的漏极，所述第一和第二泄放N管的源极均接地。4.根据权利要求2所述的负电压电平转换电路，其特征在于，所述泄放电路包括第一和第二泄放二极管，所述第一和第二泄放二级管的正向输入端分别连接所述第一和第二正反馈N管的漏极，二者的反向输入端均连接地电位。全文摘要负电压电平转换电路，包括第一和第二反向晶体管对，每一反向晶体管对包括漏极相接、栅极互连的一P管和一N管，P管的源极连接正电压，N管的源极接地，第一反向晶体管对的栅极连接输入信号，漏极与第二反向晶体管对的栅极相连；第一和第二隔离晶体管对，其栅极接地，且第一隔离晶体管对的P管源极连接第一反向晶体管对的漏极，第二隔离晶体管对的P管源极连接第二反向晶体管对的漏极，其漏极作为输出电压；第一和第二正反馈N管，第一正反馈N管的漏极和第二正反馈N管的栅极连接到第一隔离晶体管对的N管的源极，第二正反馈N管的漏极和第一正反馈N管的栅极连接到第二隔离晶体管对的N管的源极，该第一、第二正反馈N管的源极连接负电压。文档编号H03K19/0185GK101814912SQ20091007833公开日2010年8月25日申请日期2009年2月25日优先权日2009年2月25日发明者胡洪申请人:北京芯技佳易微电子科技有限公司