专利名称：电荷泵时钟产生电路的制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种电荷泵时钟产生电路。
背景技术：
电荷泵电路广泛应用于存储器等芯片中，通常为芯片的数据操作提供高电压。因此电荷泵用于将输入的低电压信号转换为高电压信号，例如在现有的便携式设备的嵌入式可编程EEPROM存储器中需要内部电荷泵电路产生高电平来进行写和擦除数据。图1为一种现有的电荷泵电路。具体结构如图1所示，第一电容Cl和第三电容C3 是等值的耦合电容，NMOS管m的栅漏短接，NMOS管N2的栅漏短接，NMOS管m和N2的衬底接地。该电荷泵电路需要四个时钟信号，分别是第一时钟CLK1、第二时钟CLK2和第三时钟CLK3、第四时钟CLK4。例如申请号“ 200810179298. 1 ”的中国专利申请中公开了一种电荷泵电路。通常电荷泵电路中都要用到时钟信号，例如在上述的电荷泵电路中需要四个时钟，因此在现有技术中具有用来产生时钟信号的时钟产生电路。图2为一种现有的时钟产生电路的结构示意图。如图2所示，包括振荡模块10，重叠修整模块20和时钟驱动模块 30。时钟产生电路的工作原理如下振荡模块10产生单一的时钟信号CLK，重叠修整模块 20将时钟信号CLK转换为幅度和时钟信号CLK相同的四个子时钟信号，包括第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L。 第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L相对时钟信号CLK的延时很小可以忽略，上述四个时钟中第一子时钟信号CLK1_L 和第二子时钟信号CLK2_L的位相相同，第三子时钟信号CLK3_L和第四子时钟信号CLK4_L 的位相相同，并且第一子时钟信号CLK1_L和第三子时钟信号CLK3_L的位相相反，上述四个子时钟信号的频率相同。上述四个子时钟信号再经过时钟驱动模块30进行放大之后，得到为电荷泵提供时钟的次时钟信号CLK1、CLK2、CLK3、CLK4，次时钟信号CLKl对应第一子时钟信号CLK1_L，次时钟信号CLK2对应第二子时钟信号CLK2_L，次时钟信号CLK3对应第三子时钟信号CLK3_L，次时钟信号CLK4对应第四子时钟信号CLK4_L。次时钟信号CLK1、CLK2、 CLK3、CLK4用于为电荷泵提供时钟。在上述现有的时钟产生电路中重叠修整模块20和时钟驱动模块30都是和电荷泵电路共用工作电压VDD，但是由于现有的电荷泵电路工作电压 VDD的变化范围比较大，例如从1. 8V到5. 5V，因此这样的电压VDD使得在高电压时时钟信号容易出现波纹，在低电压时时钟信号的驱动不够。为了解决上述问题，如图3a给出了另一种现有的时钟产生电路的电路图，与图2 所示的时钟产生电路不同的是，在该方案中时钟驱动的电压是通过稳压器40提供的第一电压VDDQ_R，这样提供给时钟驱动模块的第一电压VDDQ_R就是比较稳定的电压，但是由于电荷泵的级数越多使得稳压器40的负载越大，从而即使稳压器40输入的电压VDDQ高至 5V,稳压器40提供给时钟驱动模块30的第一电压VDDQ_R还是很难达到时钟驱动模块30 所需的工作电压。
发明内容
本发明解决的技术问题是提供一种电荷泵时钟产生电路，使得电荷泵时钟产生电路可以提供给时钟驱动电路所需的工作电压。为了解决上述问题，本发明提供了一种电荷泵时钟产生电路，包括振荡模块，用于产生单个时钟信号；重叠修整模块，用于将所述单个时钟信号转换为多个子时钟信号；时钟驱动模块，用于将所述多个子时钟信号的高电平时的电压进行转换；稳压器，用于为时钟驱动模块提供待转换的第一电压；还包括增益模块，用于在所述单个时钟信号多个子时钟信号的上升沿，为时钟驱动模块提供待转换的第二电压，所述第二电压高于第一电压。优选的，单个时钟信号的上升沿或下降沿为多个子时钟信号的上升沿或下降沿， 所述增益模块包括单个时钟信号沿采集电路，用于采集所述单个时钟信号的上升沿和下降沿；提拉电路，用于在单个时钟信号的上升沿和下降沿输出电位为第二电压的电压信号。
优选的，所述单个时钟信号沿采集电路为倒相延迟模块，用于将根据单个时钟信号进行位相反相并且进行延迟；异或模块，用于将单个时钟信号及倒相延迟模块的输出结果进行异或。优选的，所述倒相延迟模块为反相器链。优选的，所述反相器链为4级反相器。优选的，所述第一电压为1. 7V 3V，所述第二电压为3V 5V。优选的，多个子时钟信号包括第一子时钟信号、第二子时钟信号、第三子时钟信号和第四子时钟信号。优选的，所述第一子时钟信号和第二子时钟信号的位相相同，第三子时钟信号和第四子时钟信号的位相相同，并且第一子时钟信号和第三子时钟信号的位相相反。优选的，所述多个子时钟信号和所述单个时钟信号频率相同。优选的，所述多个子时钟信号为所述单个时钟信号的分频信号。与现有技术相比，本发明主要具有以下优点在现有技术中很难实现时钟驱动模块的对电源稳定及高电压的要求，在本发明中增加了增益模块，从而可以在单个时钟信号的上升沿和下降沿输出高于所述稳压器输出的工作电压的电压信号，从而为电荷泵时钟产生电路中的时钟驱动电路提供所需的工作电压，这样可以在时钟驱动模块输出的多个子时钟信号的上升沿上将多个子时钟信号拉高， 使得时钟驱动模块的输出达到电荷泵对于高电压信号的要求。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按
4实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1是一种现有的电荷泵电路图；图2为一种现有的时钟产生电路的结构示意图；图3a为另一种现有的时钟产生电路的结构示意图；图北为图3a所示的时钟产生电路的工作时序示意图；图4为本发明一实施例的时钟产生电路的结构示意图；图fe为本发明一实施例的时钟产生电路的工作时序示意图；图恥为本发明一实施例的时钟驱动模块电路图；图6为图4所示的时钟产生电路中增益模块的结构示意图；图7为图4所示的时钟产生电路中增益模块一优选实施例的结构示意图。图8为本发明的时钟产生电路的工作时序图；图9为本发明的电荷泵时钟产生电路的结构示意图。
具体实施例方式由背景技术可知，现有的时钟产生电路，由于电荷泵的级数越多使得稳压器的负载较大，这样使得稳压器的输出很难达到时钟驱动电路所需的工作电压，因此现有的时钟产生电路由于时钟驱动模块的工作电压不能满足需求，从而使得时钟产生模块输出的时钟信号不能满足电荷泵的要求。本发明的发明人经过大量的实验，得到了一种电荷泵时钟产生电路，包括振荡模块，用于产生单个时钟信号；重叠修整模块，用于将所述单个时钟信号转换为多个子时钟信号；时钟驱动模块，用于将所述多个子时钟信号的高电平时的电压进行转换；稳压器，用于为时钟驱动模块提供待转换的第一电压；还包括增益模块，用于在所述单个时钟信号多个子时钟信号的上升沿，为时钟驱动模块提供待转换的第二电压，所述第二电压高于第一电压。从而可以在单个时钟信号的上升沿和下降沿输出高于所述稳压器输出的工作电压的电压信号，从而为电荷泵时钟产生电路中的时钟驱动电路提供所需的工作电压，这样可以在时钟驱动模块输出的多个子时钟信号的上升沿上将多个子时钟信号拉高，使得时钟驱动模块的输出达到电荷泵对于高电压信号的要求。优选的，单个时钟信号的上升沿或下降沿为多个子时钟信号的上升沿或下降沿， 所述增益模块包括单个时钟信号沿采集电路，用于采集所述单个时钟信号的上升沿和下降沿；提拉电路，用于在单个时钟信号的上升沿和下降沿输出电位为第二电压的电压信号。优选的，所述单个时钟信号沿采集电路为倒相延迟模块，用于将根据单个时钟信号进行位相反相并且进行延迟；异或模块，用于将单个时钟信号及倒相延迟模块的输出结果进行异或。优选的，所述倒相延迟模块为反相器链。优选的，所述反相器链为4级反相器。优选的，所述第一电压为1. 7V 3V，所述第二电压为3V 5V。优选的，多个子时钟信号包括第一子时钟信号、第二子时钟信号、第三子时钟信号和第四子时钟信号。优选的，所述第一子时钟信号和第二子时钟信号的位相相同，第三子时钟信号和第四子时钟信号的位相相同，并且第一子时钟信号和第三子时钟信号的位相相反。优选的，所述多个子时钟信号和所述单个时钟信号频率相同。优选的，所述多个子时钟信号为所述单个时钟信号的分频信号。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。在本文中所述的工作电压即电源电压，本文中所述的连接均为电性连接。图4为本发明一实施例的时钟产生电路的结构示意图。下面结合图4对本发明进行说明，如图4所示，在本实施例中，所述电荷泵时钟产生电路包括振荡模块10，所述振荡模块10用于产生单个时钟信号，所述振荡模块10可以是本领域技术人员熟知的振荡器。所述电荷泵时钟产生电路还包括重叠修整模块20，用于接收单个时钟信号CLK， 并将所述单个时钟信号CLK转换为多个幅度相同的子时钟信号，所述多个子时钟信号可以为四个，所述四个子时钟信号之间的频率相同，所述四个子时钟信号的频率与单时钟信号 CLK的频率可以相同，也可以不同，所述四个子时钟信号的幅度与单时钟信号CLK的幅度相同，所述四个子时钟信号中的每两个子时钟信号位相相同(相同位相的时钟信号称之为时钟信号对)，不同时钟信号对之间的信号的位相相反。图如为本实施例的时钟产生电路的工作时序示意图，作为一个实施例，图fe中的四个子时钟信号的频率与单时钟信号CLK的频率相同，四个子时钟信号包括第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L、第四子时钟信号CLK4_L，第一子时钟信号CLK1_L、第二子时钟信号CLK2_ L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L相对时钟信号CLK的延时很小可以忽略，第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L与时钟信号CLK的幅度相同。上述四个时钟中第一子时钟信号CLK1_L和第二子时钟信号CLK2_L的位相相同，第三子时钟信号CLK3_L和第四子时钟信号CLK4_L的位相相同，并且第一子时钟信号CLK1_L和第三子时钟信号CLK3_L的位相相反。另外，所述重叠修整模块还可以是本领域技术人员熟知的分频电路，将所述单个时钟信号CLK分频为四个或者至少两个时钟信号。所述电荷泵时钟产生电路还包括时钟驱动模块30，用于将多个子时钟信号的高电平部分的电位转换成另一电位(所述另一电位为待转换电位)(通常将多个子时钟信号幅度放大)。通常从重叠修整模块20输出的时钟信号还不能满足电荷泵的需求，因此需要经过时钟驱动模块30进行放大，增加其输出的时钟信号的幅度，从而提高所述多个子时钟信号的电压。作为一个实施例，所述时钟驱动模块30的电路结构请参考图恥，所述时钟驱动模块30包括两级串接的反相器第一反相器301和第二反相器302，所述第一反相器301包括第一 PMOS管302和第一匪OS管303，所述第一 PMOS管302的源极接工作电压，第一匪OS 管303的源极接地，第一 NMOS管303和第一 PMOS管302的栅极相电连接并作为输入端，用于输入子时钟信号(例如在本实施例中需要输入四个子时钟信号，因此采用四个所述两级串接的反相器，每个两级串接的反相器分别连接一个子时钟信号)，第一 NMOS管303和第
6一PMOS管302的漏极相电连接并作为第一反相器301的输出端；第二反相器304包括第
二PMOS管305和第二 NMOS管306，所述第二 PMOS管305的源极接工作电压，第二 NMOS管 306的源极接地，第二 NMOS管306和第二 PMOS管305的栅极相电连接并电连接至第一反相器301的输出端，第二 NMOS管306和第二 PMOS管305的漏极相电连接并作为时钟驱动模块30的输出端。图3a所示的现有的时钟产生电路的时钟驱动模块30的工作电压(即将输入的信号幅度转换为待转换的电压)是通过稳压器40提供，稳压器输出较稳定的第一电压VDDQ_ R，所述时钟驱动模块30即是将从重叠修整模块20输出的多个子时钟信号的幅度放大为稳压器40输出的第一电压VDDQ_R，但是，如前所述，由于电荷泵的级数越多使得稳压器40 的负载越大，这样即使稳压器40的输入高至5V的第二电压VDDQ，稳压器40输出的第一电压VDDQ_R仍然很难达到时钟驱动模块30所需的工作电压，例如输出的第一电压VDDQ_R为 1. 7V，从图北所示的时钟产生电路工作时序图可以看出，时钟驱动模块30输出的为电荷泵提供时钟的时钟信号CLK1、CLK2、CLK3、CLK4在其各自的上升沿，电压上升缓慢，从而达到稳定的电压值需要较长的时间。为了解决该问题，本发明通过在时钟产生电路中增加增益模块50。继续参考图 4，在发明的时钟产生电路的一个实施例中，还设置有增益模块50，用于在多个子时钟信号 (第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L、第四子时钟信号CLK4_L)的上升沿(即单个时钟信号CLK的上升或下降沿)拉高输入时钟驱动模块30 的工作电压，也就是在多个子时钟信号(第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、 第三子时钟信号CLK3_L、第四子时钟信号CLK4_L)的上升沿向时钟驱动模块30输入第二电压VDDQ，由于第二电压VDDQ高于第一电压VDDQ_R(例如第一电压VDDQ_R为1. 7V，第二电压为5V)，这样多个子时钟信号利用较高电压的第二电压VDDQ作为时钟驱动电路中的转换电压，可以防止现有技术中仅采用稳压器输出的较低电压为转换电压较低所导致的多个子时钟信号上升沿电压上升缓慢的问题。在本实施例中，为了实现简便，在第一子时钟信号CLK1_L、第二子时钟信号CLK2_ L、第三子时钟信号CLK3_L、第四子时钟信号CLK4_L的上升沿和下降沿时都拉高时钟驱动模块30电源输入端的工作电压。在多个子时钟信号为单个子时钟信号的倍频时，也可以在其中几个时钟信号的上升沿拉高时钟驱动模块30电源输入端的工作电压，从图fe可以看出，这样使得时钟的上升沿来到后时钟驱动模块30电源输入端的工作电压可以很快的到达稳定的电压值。具体的增益模块结构示意图如图6所示，所述增益模块50包括单个时钟信号沿采集电路60，用于采集所述单个时钟信号的上升沿和下降沿；提拉电路70，用于在单个时钟信号CLK的上升沿和下降沿输出第二电压VDDQ，所述第二电压VDDQ作为时钟驱动模块的待转换电压。具体的，如图7所示，所述单个时钟信号沿采集电路60包括倒相延迟模块80，用于将输入的单个时钟信号进行反相和延迟；所述异或模块90的输入端输入所述倒相延迟模块80输出的信号CLK_C和所述单个时钟信号CLK，在异或后输出脉冲信号CLK_XOr。如图8给出单个时钟信号CLK、倒相延迟模块80输出的信号CLK_C以及异或后输出的脉冲信号CLK_XOr的时序图，所述倒相延迟模块80输出的信号CLK_C具有小于时钟信号CLK1/2个周期的延迟，所述具体的倒相延迟模块可以为奇数个反相器串连而成的反相器链，例如1 级反相器、3级反相器......5级等等。所述提拉电路70为PMOS晶体管Pl，PMOS晶体管Pl的栅极连接至所述异或模块 80的输出端，源极输入第二电压VDDQ。根据图8所示，在单个时钟信号CLK的上升沿和下降沿附近，在所述倒相延迟模块 80的延迟时间内，时钟信号CLK和其经过倒相延迟模块80输出的信号CLK_C是位相不同的信号，因此在单个时钟信号CLK的上升沿和下降沿附近所述异或模块90会输出低电压的脉冲信号，在这样的低电压脉冲信号下，所述PMOS晶体管Pl的漏极会在单个时钟信号CLK的上升沿和下降沿附近输出会输出第二电压VDDQ，经过所述PMOS晶体管Pl输出的信号CLK_ P如图8所示，所述信号CLK_p的高电位为第二电压VDDQ。由于多个子时钟信号(第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_ L)为单个时钟信号CLK的同频或者分频信号，因此多个子时钟信号的上升沿和下降沿即为单个时钟信号的上升沿或者下降沿，这样可以在时钟驱动模块30对多个子时钟信号进行放大的时候，在每个信号的上升沿，利用第二电压VDDQ作为待转换的电压，由于在同一个瞬态，第二电压VDDQ高于稳压器40输出的较低电压VDDQ_R，有效地拉升了多个子时钟信号的上升沿输出时的工作电压，防止时钟驱动电路输出的电压信号的上升沿电压上升缓慢的问题，，多个子时钟信号多个子时钟信号使得时钟驱动模块的输出达到电荷泵对于高电压信号的要求。作为一个具体实施例，稳压器40、时钟驱动模块30、增益模块50的具体结构示意图请参照图9，所述稳压器40的输出电压VDDQ_R以及增益模块50的输出信号CLK_p均作为时钟驱动模块30的工作电压，当时钟驱动模块30在对多个子时钟信号(第一子时钟信号 CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L)进行放大的时候，尽管稳压器40输出的电压单个时钟信号CLK的上升沿电压上升较慢，但是由于本发明的时钟产生电路还具有增益模块50，增益模块50输出的信号CLK_p在单个时钟信号CLK的上升沿附近为高电位(第二电压VDDQ)，在单个时钟信号CLK的上升沿附近，第二电压VDDQ高于VDDQ_R，时钟驱动模块30的待转换电压即为第二电压VDDQ，因此可以将第一子时钟信号CLK1_L...的高电位电压转换为第二电压VDDQ，防止仅采用VDDQ_ R作为转换电压引起时钟驱动电路输出的电压信号的上升沿电压上升缓慢的问题。采用本发明的时钟产生电路输出的多个次时钟信号(CLK1、CLK2...)时序请参考图8所示，可以看出，多个次时钟信号(CLK1、CLK2...)的上升沿与现有技术相比上升速度升高很多。本实施例中，在多个子时钟信号的上升沿和下降沿均向时钟驱动模块的工作电压提供第二电压VDDQ，在其它的实施例中也可以仅在多个子时钟信号的上升沿向时钟驱动模块的工作电压提供第二电压VDDQ，多个子时钟信号这样只要采集单个时钟信号的上升沿。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种电荷泵时钟产生电路，包括振荡模块，用于产生单个时钟信号；重叠修整模块，用于将所述单个时钟信号转换为多个子时钟信号；时钟驱动模块，用于将所述多个子时钟信号的高电平时的电压进行转换；稳压器，用于为时钟驱动模块提供待转换的第一电压；其特征在于，还包括增益模块，用于在所述单个时钟信号多个子时钟信号的上升沿，为时钟驱动模块提供待转换的第二电压，所述第二电压高于第一电压。
2.根据权利要求1所述的电荷泵时钟产生电路，其特征在于，单个时钟信号的上升沿或下降沿为多个子时钟信号的上升沿或下降沿，所述增益模块包括单个时钟信号沿采集电路，用于采集所述单个时钟信号的上升沿和下降沿；提拉电路，用于在单个时钟信号的上升沿和下降沿输出电位为第二电压的电压信号。
3.根据权利要求2所述的电荷泵时钟产生电路，其特征在于，所述单个时钟信号沿采集电路为倒相延迟模块，用于将根据单个时钟信号进行位相反相并且进行延迟；异或模块，用于将单个时钟信号及倒相延迟模块的输出结果进行异或。
4.根据权利要求3所述的电荷泵时钟产生电路，其特征在于，所述倒相延迟模块为反相器链。
5.根据权利要求4所述的电荷泵时钟产生电路，其特征在于，所述反相器链为4级反相器。
6.根据权利要求4所述的电荷泵时钟产生电路，其特征在于，所述第一电压为1.7V 3V，所述第二电压为3V 5V。
7.根据权利要求1所述的电荷泵时钟产生电路，其特征在于，多个子时钟信号包括第一子时钟信号、第二子时钟信号、第三子时钟信号和第四子时钟信号。
8.根据权利要求7所述的电荷泵时钟产生电路，其特征在于，所述第一子时钟信号和第二子时钟信号的位相相同，第三子时钟信号和第四子时钟信号的位相相同，并且第一子时钟信号和第三子时钟信号的位相相反。
9.根据权利要求1所述的电荷泵时钟产生电路，其特征在于，所述多个子时钟信号和所述单个时钟信号频率相同。
10.根据权利要求1所述的电荷泵时钟产生电路，其特征在于，所述多个子时钟信号为所述单个时钟信号的分频信号。
全文摘要
本发明提供了一种电荷泵时钟产生电路，包括振荡模块，用于产生单个时钟信号；重叠修整模块，用于将所述单个时钟信号转换为多个子时钟信号；时钟驱动模块，用于提高所述多个子时钟信号的电压；稳压器，用于为时钟驱动模块提供等于第一电压的工作电压；增益模块，用于根据所述单个时钟信号，在所述多个子时钟信号的上升沿，为时钟驱动模块提供第二电压的工作电压，所述第二电压高于第一电压。从而为电荷泵时钟产生电路中的时钟驱动电路提供所需的工作电压，使电荷泵的性能更好。
文档编号H03K3/02GK102263543SQ201010192829
公开日2011年11月30日 申请日期2010年5月26日 优先权日2010年5月26日
发明者杨光军 申请人:上海宏力半导体制造有限公司