专利名称：电平移位器及其集成电路的制作方法
技术领域：
本发明总体上涉及半导体电路领域，更具体地，涉及电平移位器及其集成电路。
背景技术：
随着半导体技术的发展，集成电路通常包括一些以高电压电平运行的器件以及其 他以低电压电平运行的器件。低电压器件可能不能承受高电压信号。当低电压器件以高电 压信号运行时，会频繁发生器件故障。为了保护低电压器件免受高电压信号的影响，集成电 路通常包括输入/输出(I/O)电路作为低电压器件和高电压器件之间的接口。I/O电路允 许低电压器件与高电压器件进行通信，同时保护低电压器件免受高电压信号的干扰。
发明内容
为了解决上述问题，本发明提出了一种集成电路，包括电平移位器，被配置为用 于接收在第一电压电平和第二电压电平之间摆动的第一电压信号，输出在第一电压电平和 第三电压电平之间摆动的第二电压信号，其中，第三电压电平大于第二电压电平；以及反相 器，与电平移位器连接，反相器被配置为接收第二电压，输出在第三电压电平和第四电压电 平之间摆动的第三电压信号，其中，第四电压电平小于第三电压电平且大于第一电压电平。其中，电平移位器包括连接在第一电源节点和电平移位器的输出节点之间的第一 类型的第一晶体管，第一电源节点与第三电压电平连接，并且第一类型的第一晶体管的栅 极被配置为接收在第三电压电平和第四电压电平之间摆动的第四电压信号。其中，第一类型的第一晶体管是第一高电压(HV)器件。其中，第一类型的第一晶体管的源极和栅极之间的压降不大于第三电压电平和第 四电压电平之间的差值。其中，电平移位器还包括第一类型的第二晶体管，与电平移位器的输出节点连 接；以及第一类型的第三晶体管，与第一类型的第二晶体管连接，其中，第一类型的第三晶 体管的栅极与电平移位器的输出节点连接。其中，电平移位器还包括至少一个第二类型的第一晶体管，与电平移位器的输出 节点连接，并且至少一个第二类型的第一晶体管包括第二高电压(HV)器件。其中，反相器包括连接在第二电源节点和反相器的输出节点之间的第一类型的第 四晶体管，第二电源节点与第三电压电平连接，并且第一类型的第四晶体管的栅极被配置 为接收在第三电压电平和第四电压电平之间摆动的第五电压信号。其中，第一类型的第四晶体管的源极和栅极之间的压降不大于第三电压电平和第 四电压电平之间的差值。其中，反相器还包括第一类型的第五晶体管，连接在反相器的输入节点和反相器4的输出节点之间；以及第一类型的第六晶体管，与第一类型的第五晶体管连接，其中，第一 类型的第六晶体管的栅极与电平移位器的输入节点连接。其中，反相器还包括至少一个第二类型的第二晶体管，与反相器的输出节点连接。此外，还提出了另一种集成电路，包括电平移位器，其包括第一类型的第一晶 体管，连接在第一电源节点和电平移位器的第一输出节点之间；至少一个第二类型的第一 晶体管，与电平移位器的第一输出节点连接；第一类型的第二晶体管，与电平移位器的第一 输出接点连接；以及第一类型的第三晶体管，与第一类型的第二晶体管连接，其中，第一类 型的第三晶体管的栅极与电平移位器的第一输出节点连接；以及反相器，与电平移位器连 接。其中，第一类型的第一晶体管是第一 HV器件，至少一个第二类型的第一晶体管包 括第二 HV器件。其中，反相器包括第一类型的第四晶体管，连接在第二电源节点和反相器的输出 节点之间；第一类型的第五晶体管，连接在反相器的输入节点和第一类型的第四晶体管的 栅极之间；第一类型的第六晶体管，与第一类型的第五晶体管连接，其中，第一类型的第六 晶体管的栅极与反相器的输入节点连接；以及至少一个第二类型的第二晶体管，与反相器 的输出节点连接。其中，电平移位器还包括第一类型的第七晶体管，连接在第三电源节点和电平移 位器的第二输出节点之间；至少一个第二类型的第三晶体管，与电平移位器的第二输出节 点连接；第一类型的第八晶体管，与电平移位器的第二输出节点连接；以及第一类型的第 九晶体管，与第一类型的第八晶体管连接，其中，第一类型的第九晶体管的栅极与电平移位 器的第二输出节点连接。此外，还提出了一种电平移位器，包括至少一个输入节点，被配置为接收在第一 电压电平和第二电平电源之间摆动的第一电压信号；至少一个输出节点，被配置为输出对 应于第一电压信号的第二电压信号，第二电压信号在第一电压电平和第三电压电平之间摆 动，其中，第三电压电平大于第二电压电平；以及至少一个第一类型的第一晶体管，连接在 至少一个输入节点和至少一个输出节点之间，其中，至少一个第一类型的第一晶体管的栅 极用于接收在第三电压电平和第四电压之间摆动的第三电压信号，第四电压电平大于第一 电压电平且小于第三电压电平。其中，至少一个第一类型的第一晶体管包括第一高电压(HV)器件。其中，至少一个第一类型的第一晶体管的源极和栅极之间的压降不大于第三电压 电平和第四电源电平之间的差值。该电平移位器还包括至少一个第二类型的第一晶体管，与电平移位器的至少一 个输出节点连接；至少一个第一类型的第二晶体管，与电平移位器的至少一个输出节点连 接；以及至少一个第一类型的第三晶体管，与至少一个第一类型的第二晶体管连接，其中， 至少一个第一类型的第三晶体管的栅极与电平移位器的至少一个输出节点连接。其中，至少一个第二类型的第一晶体管包括第二高电压(HV)器件。
结合附图并根据以下详细描述能更好地理解本公开。应注意，根据工业的标准实践，各种部件没有按比例绘制并且仅用作解释的目的。实际上，为了讨论的简单，各个部件 的数量和尺寸可以任意增加或减小。图1是示出包括输入/输出(I/O)接口的示例性集成电路的示意图。图2是示出示例性电平移位器的示意图。图3是示出示例性反相器的示意图。图4是示出包括设置在基板上的示例性集成电路的系统的示意图。
具体实施例方式传统的I/O电路具有各种I/O器件，例如，1. 8-V I/O器件和3. 3_V I/O器件。传 统的I/O电路可以将从核心器件输出的在OV和0. 9V之间摆动的输入电压信号电平移位 (LEVEL-SHIFT)到OV和3. 3V之间。通常，核心器件、1. 8-V I/O器件和3. 3-VI/0器件具有 不同的栅极氧化物厚度。为了形成栅极氧化物层的各种厚度，使用多种薄膜工艺、掩模层、 光刻工艺和/或蚀刻工艺。用于形成具有三种不同厚度的栅极氧化物层的工艺非常复杂且曰虫 印贝。为了避免复杂而昂贵的制造工艺，已经提出传统工艺用于为1.8-V I/O器件和 3.3-V I/O器件形成相同的栅极氧化物厚度。通常，3. 3-V I/O器件的栅极氧化物厚度被减 小并与1.8-V I/O器件的栅极氧化物厚度对准，从而可以实现I/O电路的期望操作。已经 发现，大约3. 3V的栅-源压降Ves和大约3. 3V的漏-源压降Vds可应用于3. 3-V I/O器件。 应注意，1.8-V I/O器件具有减小的栅极氧化物厚度。1.8-V I/O器件的栅极氧化物层可以 不维持3.3-V栅极-源极压降￥『1.8-V I/O器件可能具有栅极氧化物集成问题。此外， 1. 8-V I/O器件的3. 3-V漏-源压降Vds会增强热载流子注入。基于以上所述，我们期望一种集成电路的I/O接口。应理解，以下公开提供了许多用于实施本发明的不同特征的实施例或实例。下文 描述了部件和配置的具体实例以简化本公开。当然，它们仅仅是实例而不用于限制本公开。 此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清晰地 目的，而不是其本身指示各个实施例和/所讨论结构之间的关系。此外，本公开中以下的 部件形成在另一部件上、连接至和/或耦合至另一部件可以包括直接接触地形成部件的实 施例，并且还可以包括可形成附加部件以夹置这些部件使得这些部件没有直接接触的实施 例。另外，空间相对术语，例如“下”、“上”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、 “顶部”、“底部”及其衍生术语(例如，“水平地”、“向下地”、“向上地”等)用于描述本公开 中一个部件与另一部件的关系。空间相对术语用于覆盖包括部件的器件的不同定向。以下是关于包括I/O接口的示例性集成电路及其操作方法的描述。仅仅为了描述 的目的，在OV和0. 9V之间摆动的输入电压信号可以被电平移位到OV和3. 3V之间。注意， 以下结合图1描述的电压电平仅仅是示例性的。本发明的范围不限于此。图1是示出包括输入/输出(I/O)接口的示例性集成电路的示意图。在图1中， 集成电路100可包括解码电路105。解码电路105可以解码从核心器件(未示出)输出的 信号，输出电压信号Si*^。在一些实施例中，电压信号S1和&可以在第一电压电平(例 如，约0V)和第二电压电平(例如，约0. 9V)之间摆动。集成电路100可包括分别与至少一个反相器(例如，反相器120A和120B)连接的至少一个电平移位器(例如，电平移位器IlOA和110B)。电平移位器IlOA和IlOB可以分 别接收从解码电路105输出的电压信号S1和&。例如，电平移位器IlOA可以连接在电源 电压VDDl和地电压VSS之间。在一些实施例中，电源电压VDDl可以为大约3. 3V。例如，电 平移位器1IOB可以连接在电源电压VDD2和地电压VSS之间。在一些实施例中，电源电压 VDD2可以为大约1. 8V。在一些实施例中，电平移位器IlOA可以接收来自解码电路105的电压信号S1，输 出在第一电压电平(例如，大约0V)和第三电压电平(例如，大约3. 3V)之间摆动的电压信 号&。第三电压电平(例如，大约3. 3V)大于第二电压电平(例如，0.9V)。在一些实施例中，电平移位器IlOB可以接收来自解码电路105的电压信号S2，输 出在第一电压电平(例如，大约0V)和第四电压电平(例如，大约1.8V)之间摆动的电压信5 S40参照图1，反相器120A可以接收从电平移位器IlOA输出的电压信号S3，输出在第 三电压电平(例如，大约3. 3V)和第四电压电平(例如，大约1.8V)之间摆动的电压信号 S50第四电压电平(例如，1.8V)大于第一电压电平(例如，0V)且低于第三电压电平(例 如，3.3V)。在一些实施例中，第四电压电平大于第二电压电平(例如，0.9V)。在一些实施例中，反相器120B可以接收从电平移位器1IOB输出的电压信号S4,输 出在第一电压电平(例如，大约0V)和第四电压电平(例如，大约1.8V)之间摆动的电压信5 S6O参照图1，集成电路100可包括与反相器120A和120B连接的输出缓冲器130。例 如，输出缓冲器130可以连接在电源电压VDDl和地电压VSS之间。输出缓冲器130可包 括第一类型的晶体管131 (例如，PMOS晶体管)和第二类型的晶体管135 (例如，NMOS晶体 管)。晶体管131和135可接收分别从反相器120A和120B输出的电压信号&和&。从反 相器120A和120B输出的电压信号&和&可以控制输出缓冲器130输出可在第一电压电 平(例如，0V)和第三电压电平(例如，3.3V)之间摆动的电压信号。从输出缓冲器130输 出的电压信号可以连接至焊盘140。应注意，晶体管131和135的类型仅仅是示例性的。本 发明的范围不限于此。在将在OV至0. 9V之间摆动的输入电压信号电平移位到OV和3. 3V之间的实施例 中，可通过1.8-V工艺技术形成晶体管131。晶体管131的源极端可与电源电压VDDl (例 如，3.3V)连接。应注意，施加至晶体管131的栅极的电压信号&可以在电压电平1.8V和 3. 3V之间摆动。我们发现，晶体管131的栅极和源极之间的压降Ves可以不大于第三电压电 平(例如，3.3V)和第四电压电平(例如，1.8V)之间的差值。大约1.8V或更低的压降Ves 可以如我们所愿地减少栅极介电层集成问题。在一些实施例中，晶体管131和/或135可以分别为P型高电压(HV)器件和N型 HV器件。HV器件可具有不对称的源极和漏极结构。例如，HV器件的漏极侧可具有轻掺杂 的漏极(LDD)，其可以维持HV器件的漏极和源极之间的压降VDS。不对称的HV器件可以如 我们所愿地减少热载流子注入问题。图2是示出示例性电平移位器的示意图。在图2中，电平移位器IlOA可包括至少 一个输入端(例如，输入端20IA和201B)和至少一个输出端(例如，输出端205A和205B)。 电平移位器IlOA在输入端201A-201B和输出端205A-205B之间可包括至少一个第一类型的晶体管(例如，P型晶体管Pl和P2)。在一些实施例中，晶体管Pl和P2可以直接或间接 地连接在输入端201A-201B和输出端205A-205B之间。在其他的一些实施例中，晶体管Pl 和P2可以分别连接在电源节点210A和210B与输出节点205A和205B之间。参照图2，电平移位器IlOA可包括至少一个第二类型的晶体管，例如，N型晶体管 W-N6。晶体管m-N3和N4-N6可分别连接至输出节点205A和205B。在一些实施例中，晶 体管附和N4可以为I/O或HV器件。在一些实施例中，晶体管N2和N5可以为本征器件 (NATIVE DEVICE)。在另一些实施例中，晶体管N3和N6可具有与核心器件类似的结构。电平移位器IlOA可包括至少一个第一类型的晶体管，例如，P型晶体管P3和P5。 晶体管P3和P5可以分别与输出节点205A和205B连接。至少一个第一类型的晶体管(例 如，P型晶体管P4和P6)可以分别与晶体管P3和P5连接。晶体管P4和P6的栅极分别与 输出节点205A和205B连接。再次参照图2，电平移位器IlOA的输入节点20IA和20IB可与解码电路105(如 图1所示)连接。输入节点201A和201B可以接收来自解码电路105的互补(COM PLEM ENTARY)电压信号。互补电压信号可以导通晶体管N2-N3或者晶体管N5-N6。再次参照图2，晶体管m和N4的栅极节点207A和207B可以分别接收电源接通控 制(POC)信号。在一些实施例中，POC信号可以在电平移位器IlOA的操作期间导通或截止 晶体管Nl和N4。电源节点220A和220B可以分别与晶体管P3和P5的栅极连接。电源节点230A和 230B可以分别与晶体管P4和P6的源极连接。电源节点220A-220B以及230A-230B可以与 电源电压VDD3连接。在将在OV和0. 9V之间摆动的输入电压信号电平移位到OV和3. 3V 之间的实施例中，电源电压VDD3可以为大约1. 8V。以下是关于电平移位器IlOA的示例性操作的描述。在一些实施例中，施加在输入 节点201A-201B上的互补电压信号和施加在栅极节点207A-207B上的POC信号可以将地 电压VSS与输出节点205B连接，并使地电压VSS与输出节点205A隔离。接地的输出接点 205B可以导通晶体管P6。导通的晶体管P6可以将电源电压VDD3(例如，1.8V)与晶体管 Pl的栅极连接，导通晶体管P1。导通的晶体管Pl可以将电源电压VDDl (例如，3. 3V)连接 至输出节点205A。3.3-V输出节点205A可以导致晶体管P3的导通。导通的晶体管P3可 以将电源电压VDDl连接至晶体管P2的栅极，使晶体管P2截止。在其他实施例中，施加在输入节点201A-201B上的互补电压信号和施加在栅极节 点207A-207B上的POC信号可以将地电压VSS与输出节点205A连接，并使地电压VSS与输 出节点205B隔离。接地的输出接点205A可以导通晶体管P4。导通的晶体管P4可以将电 源电压VDD3(例如，1.8V)与晶体管P2的栅极连接，导通晶体管P2。导通的晶体管P2可以 将电源电压VDDl (例如，3. 3V)连接至输出节点205B。3. 3-V输出节点205B可以导致晶体 管P5的导通。导通的晶体管P5可以将电源电压VDDl连接至晶体管Pl的栅极，使晶体管 Pl截止。可以发现，晶体管Pl和P2的栅极可以接收可在大约1. 8V和3. 3V的电压电平之间 摆动的互补电压信号。由于电压摆动，晶体管P1-P6中的每一个的栅极和源极之间的压降 Vgs可以不大于大约1. 8V。1. 8V或更低的压降Ves可以如我们所愿地减少栅极介电层集成 问题。在一些实施例中，晶体管Pl、P2、m和N4中的每一个均可以为高电压(HV)器件。HV器件可具有不对称的源极和漏极结构。例如，HV器件的漏极侧可具有轻掺杂的漏极(LDD)， 其可以维持HV器件的漏极和源极之间的压降VDS。不对称的HV器件可以如我们所愿地减 少热载流子注入问题。图3是示出示例性反相器的示意图。在图3中，反相器120A可包括输入节点301 和输出节点303。输入节点301可以与电平移位器IlOA(如图1所示)连接。输出节点303 可以与输出缓冲器130(如图1所示)连接。反相器120A可包括至少一个第一类型的晶体管(例如，P型晶体管P7)，其连接在 电源节点320和反相器120A的输出节点303之间。电源节点320可以与电源电压VDDl (例 如，3.3V)连接。至少一个第二类型的晶体管(例如，N型晶体管N7)可以连接在反相器 120A的输入节点301和反相器120A的输出节点303之间。晶体管N7可以与电源节点330 连接，该电源节点330可以与电源电压VDD3(例如，1.8V)连接。参照图3，反相器120A可包括第一类型的晶体管，例如P型晶体管P8。晶体管P8 可以连接在反相器120A的晶体管P7和输入节点301之间。晶体管P8的栅极可以与电源 310连接，电源310可以与电源电压VDD3(例如，1. 8V)连接。反相器120A可包括至少一个第一类型的晶体管，例如，P型晶体管P9。晶体管P9 可以与晶体管P8连接。晶体管P9的栅极可以与反相器120A的输入节点连接。晶体管P9 可以与电源电压VDD3(例如，1.8V)连接。在输入端301处接收3. 3-V电压信号的实施例中，3. 3_V电压信号可导致晶体管 P8的导通。导通的晶体管P8可以将3. 3-V电压信号连接至晶体管P7的栅极，使晶体管P7 导通。3.3-V电压信号还可以使晶体管P9截止并使晶体管N7导通。导通的晶体管N7可以 将电源电压VDD3与输出节点303连接。输出节点303可输出具有电源电压VDD3的电压信号。在输入节点301处接收O-V电压信号的其他实施例中，O-V电压信号使晶体管P9 导通并使晶体管N7截止。导通的晶体管P9可以将电源电压VDD3与晶体管P7的栅极连接， 使晶体管P7导通。导通的晶体管P7可以将电源电压VDDl与输出节点303连接。输出节 点303可输出具有电源电压VDDl的电压信号。可以发现，晶体管P7的栅极可以接收在大约1. 8V和大约3. 3V之间摆动的电压信 号。由于电压摆动，晶体管P7的栅极和源极之间的压降Ves可以不大于大约1.8V。1.8V或 更低的压降Ves可以如我们所愿地减少栅极介电层集成问题。在一些实施例中，晶体管N7 可以为高电压(HV)器件。HV器件可具有不对称的源极和漏极结构。例如，HV器件的漏极 侧可具有轻掺杂的漏极(LDD)，其可以维持HV器件的漏极和源极之间的压降VDS。不对称的 HV器件可以如我们所愿地减少热载流子注入问题。图4是示出包括设置在基板上的示例性集成电路的系统的示意图。在图4中，系 统400可包括设置在基板401上的集成电路402。基板401可包括印刷电路板(PCB)、印刷 布线板和/或其他能够承载集成电路的载体。相应地，集成电路402可以与上面参照图1 描述的集成电路100类似。集成电路402可以电连接至基板401。在一些实施例中，集成电 路402可以通过凸点405与基板401电连接。在一些其他实施例中，集成电路402可通过 引线结合来与基板401电连接。系统400可以是诸如计算机、无线通信设备、计算机相关外 围设备、娱乐设备等的电子系统的一部分。
在一些实施例中，系统400包括集成电路402，其可以在一个I C中提供一个整体 系统、所谓的片上系统(SOC)或集成电路上系统(SOIC)器件。例如，这些SOC器件可以提 供需要在单个集成电路中实现蜂窝电话、个人数字助理(PDA)、数字VCR、数字摄像机、数码 相机、MP3播放器等的所有电路。前面概述了多个实施例的部件，使得本领域的技术人员可以更好地理解本公开的 各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为设计或修改用于 执行本文所描述实施例的相同目的和/或实现相同优点的其他工艺和结构的基础。本领域 的技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，在不背离本公开的 精神和范围的情况下可以进行各种改变、替换和修改。
权利要求
1.一种集成电路，包括电平移位器，被配置为用于接收在第一电压电平和第二电压电平之间摆动的第一电压 信号，输出在所述第一电压电平和第三电压电平之间摆动的第二电压信号，其中，所述第三 电压电平大于所述第二电压电平；以及反相器，与所述电平移位器连接，所述反相器被配置为接收所述第二电压，输出在所述 第三电压电平和第四电压电平之间摆动的第三电压信号，其中，所述第四电压电平小于所 述第三电压电平且大于所述第一电压电平。
2.根据权利要求1所述的集成电路，其中，所述电平移位器包括连接在第一电源节点 和所述电平移位器的输出节点之间的第一类型的第一晶体管，所述第一电源节点与所述第 三电压电平连接，并且所述第一类型的第一晶体管的栅极被配置为接收在所述第三电压电 平和所述第四电压电平之间摆动的第四电压信号。
3.根据权利要求2所述的集成电路，其中，所述第一类型的第一晶体管是第一高电压 (HV)器件。
4.根据权利要求2所述的集成电路，其中，所述第一类型的第一晶体管的源极和栅极 之间的压降不大于所述第三电压电平和所述第四电压电平之间的差值。
5.根据权利要求2所述的集成电路，其中，所述电平移位器还包括第一类型的第二晶体管，与所述电平移位器的所述输出节点连接；以及第一类型的第三晶体管，与所述第一类型的第二晶体管连接，其中，所述第一类型的第 三晶体管的栅极与所述电平移位器的输出节点连接。
6.根据权利要求5所述的集成电路，其中，所述电平移位器还包括至少一个第二类型 的第一晶体管，与所述电平移位器的输出节点连接，并且所述至少一个第二类型的第一晶 体管包括第二高电压(HV)器件。
7.根据权利要求1所述的集成电路，其中，所述反相器包括连接在第二电源节点和所 述反相器的输出节点之间的所述第一类型的第四晶体管，所述第二电源节点与所述第三电 压电平连接，并且所述第一类型的第四晶体管的栅极被配置为接收在所述第三电压电平和 所述第四电压电平之间摆动的第五电压信号。
8.根据权利要求7所述的集成电路，其中，所述第一类型的第四晶体管的源极和栅极 之间的压降不大于所述第三电压电平和所述第四电压电平之间的差值。
9.一种集成电路，包括电平移位器，包括第一类型的第一晶体管，连接在第一电源节点和所述电平移位器的第一输出节点之间；至少一个第二类型的第一晶体管，与所述电平移位器的第一输出节点连接；所述第一类型的第二晶体管，与所述电平移位器的第一输出接点连接；以及所述第一类型的第三晶体管，与所述第一类型的第二晶体管连接，其中，所述第一类型 的第三晶体管的栅极与所述电平移位器的第一输出节点连接；以及反相器，与所述电平移位器连接。
10.一种电平移位器，包括至少一个输入节点，被配置为接收在第一电压电平和第二电平电源之间摆动的第一电压信号；至少一个输出节点，被配置为输出对应于所述第一电压信号的第二电压信号，所述第 二电压信号在所述第一电压电平和第三电压电平之间摆动，其中，所述第三电压电平大于 所述第二电压电平；以及至少一个第一类型的第一晶体管，连接在所述至少一个输入节点和所述至少一个输出 节点之间，其中，所述至少一个第一类型的第一晶体管的栅极用于接收在所述第三电压电 平和第四电压之间摆动的第三电压信号，所述第四电压电平大于所述第一电压电平且小于 所述第三电压电平。
全文摘要
一种集成电路，包括电平移位器，该电平移位器被配置为接收在第一电压电平和第二电压电平之间摆动的第一电压信号，输出在第一电压电平和第三电压电平之间摆动的第二电压信号。第三电压电平大于第二电压电平。反相器与电平移位器连接。反相器可接收第二电压，输出在第三电压电平和第四电压电平之间摆动的第三电压信号。第四电压电平小于第三电压电平并大于第一电压电平。
文档编号H03K19/0185GK102045057SQ20101052348
公开日2011年5月4日 申请日期2010年10月20日 优先权日2009年10月23日
发明者陈柏廷 申请人:台湾积体电路制造股份有限公司