专利名称：一种改进的电流模逻辑门的制作方法
技术领域：
本实用新型涉及逻辑门电路，尤其涉及一种改进的电流模逻辑门。
背景技术：
电流模逻辑(current mode logic，简称CML)被广泛应用于高速电路的设计当中， 尤其是在高速串行与解串行系统(SERDES)中起到关键的作用。在高速工作时，电流模逻辑 由于其摆幅小，功耗低而受到越来越多的关注。在SERDES系统当中，尤其是达到IOG以上的 SERDES系统，由于要满足严格的抖动要求，对电路以及信号的匹配等要求非常苛刻，由电路 不对称而引起的信号不对称等因素将会引入相当大的抖动，使SERDES系统难以满足各种 通信协议的要求。图1所示是一个锁存器(latch)，被广泛应用于鉴频鉴相器中带复位结构的D触 发器当中。锁存器的输出包括正相输出信号(OUT)和反相输出信号(0UT-N)，工作电压正 极为VDD，复位信号为R，反相复位信号为R-N。MOS管103和104称为读入差分对管，漏极 与读入差分对管的源极均相连的MOS管107由反相复位信号(R-N)控制称为第一反相复位 信号控制管；MOS管105和106称为锁存对管，漏极与锁存对管的源极均相连的MOS管110 由反相复位信号(R-N)控制称为第二反相复位信号控制管。当复位信号(R)为高时，MOS 管108和109将OUT拉为低，同时，由于R_N为低，使MOS管107和110关断，从而使0UT_N 输出为高，从而锁存器处于复位状态；当复位信号R为低时，MOS管108和109关断，而R_N 为高，MOS管107和110打开，使锁存器正常工作。上述锁存器电路的复位与时钟是不相关 的，因此属于异步复位电路。该电路存在的一个问题是，差分输出信号OUT和0UT_N所看到 的负载电容的大小是不一样的，因为OUT下的负载是MOS管104、108、109、106的栅漏电容 (Cgd)以及105的栅电容，而0UT_N下的负载是MOS管103、105的栅漏电容(Cgd)以及106 的栅电容，由于两者的输出负载电容不一样，所以原本差分的信号会因此而变得非对称。同样，电流模的与门以及或门也有类似情况。图2所示的是专利号为US6426194的 美国专利给出的电流模结构的与门，输入信号为第一输入信号A和第二输入信号B，当A和 B中任何一个为低时，总有NMOS管203或205关断而使0UT_N为高，另外总有NMOS管204、 205同时打开或者206打开，使OUT输出为低。当且仅当A和B同时为高时，NMOS管203和 205同时打开把0UT_N拉低，且NMOS管204和206关断，电阻202把OUT拉高，从而电路实 现的是与的功能。当然，只要把两个输出端互换，就可以实现与非的逻辑功能。上述电路中 为了解决输出负载不对称的问题，加入了一个栅极接地的匹配负载管208，使得从OUT以及 0UT_NK看到的负载都是两个NMOS管的栅漏电容(Cgd)。上述电路存在的问题是，信号从A 还是从B到输出的延迟时间是不一致的，导致与门的输出信号所产生的延迟与输入端的位 置相关。专利号为US0239370的美国专利提出一种可以解决输出信号延迟与输入端口位 置相关的电路结构，如图3所示。该结构的主要思路是，把传统电流模与门的输入端交换 位置后接相同的输入，比如A和A_N同时接NM0S303、304以及309、310，而B和B_N同时接
4NMOS管307、308以及305、306，使得从信号从A端口到输出端以及从B端口到输出端的延 时相等。虽然该专利解决了输出信号延迟与输入端口位置相关的问题，但是它并没有解决 输出负载一致的问题，因为，从OUT端看到的负载电容是NMOS管304、308、306以及310的 Cgd，而从0UT_N端看到的负载电容只有NMOS管303、305的Cgd，输出负载的不匹配导致对 于相同的充放电尾电流，OUT和0UT_N端的摆率不一样，造成信号的不对称。专利号为US 0125526的美国专利提出了另外一种电路结构，能从一定程度上解 决这个问题，如图4所示。该电路一方面能够实现不同输入端的信号延迟相等，因为不同的 输入信号所走过的路径基本一样，另一方面，电路使用了栅极接VDD的NM0S405、409以及栅 极接地的MOS管406、410进行输出负载匹配，使得从OUT端看到的负载电容为NMOS管404、 405,408以及409的Cgd，而从0UT_N看到的负载电容为NMOS管403、406、407以及410的 Cgd，从而使负载匹配。但该电路存在的缺点是，NM0S405、409是常开而NM0S406、410是常 关的，两者的Cgd电容其实并不一样，常开管的Cgd要大于常关管的Cgd将近l/2Cox*W*L， 其中，Cox为单位面积的栅电容，W表示MOS管的宽参数，L表示MOS管的长参数。所以，从 本质上说，上述电路的输出负载其实并没有匹配，OUT信号上的负载电容总是要比0UT_Ni 的大 Cox*W*L。上述方案中未解决上述锁存器、与门、或门此3种逻辑门的不对称性。
实用新型内容本实用新型要解决的技术问题是提供一种改进的电流模逻辑门，实现输入输出负 载匹配，实现信号的对称传输。为了解决上述技术问题，本实用新型提供了一种改进的电流模逻辑门，此电流模 逻辑门为锁存器，包括锁存对管，以及反相复位信号控制管，此反相复位信号控制管的漏极 与所述锁存对管的源极均相连，还包括漏极与所述锁存器的反相输出端相连并且源极与所 述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的 宽长比相同的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述反 相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长 比相同的第二 MOS管；还包括连接节点依次为工作电压正极、同时连接所述第一 MOS管的栅 极和第二 MOS管的栅极节点、地，包含一端连接在工作电压正极并且另一端连接在所述第 一 MOS管和第二 MOS管的栅极的第一电阻，包含一端连接在地另一端连接在所述第一 MOS 管和第二 MOS管的栅极的第二电阻，所述同时连接所述第一 MOS管的栅极和第二 MOS管的 栅极节点输出电压为所述锁存器中差分复位信号的摆幅的最低电平的串联分支电路。为了解决上述技术问题，本实用新型提供了一种改进的电流模逻辑门，此电流模 逻辑门为锁存器，包括读入差分对管，以及漏极与所述读入差分对管的源极均相连的第一 反相复位信号控制管，还包括锁存对管以及漏极与所述锁存对管的源极均相连的第二反相 复位信号控制管，还包括漏极与所述锁存器的反相输出端相连并且源极与所述第一反相复 位信号控制管的漏极相连的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且 源极与所述第二反相复位信号控制管的漏极相连的第二 MOS管；所述第一反相复位信号控 制管的宽长比是所述锁存器中复位信号控制的MOS管的宽长比的两倍；所述第二反相复位 信号控制管的宽长比是所述锁存器中复位信号控制的MOS管的宽长比的两倍。[0011]为了解决上述技术问题，本实用新型提供了一种改进的电流模逻辑门，此电流模 逻辑门为输入信号为第一输入信号(A)和第二输入信号(B)的与门，包括源极与偏置管 (913)的漏极相连的由第一输入信号的正相信号控制的NM0S管(911)，包括源极与偏置管 (913)的漏极相连的由第二输入信号的正相信号控制的NM0S管(909)；还包括漏极与所述 与门的反相输出端相连，栅极由第二输入信号的反相信号控制，并且源极与所述由第二输 入信号的正相信号控制的NM0S管(909)的漏极相连的第一 NM0S管(905)；还包括漏极与 所述与门的反相输出端相连，栅极由第一输入信号的反相信号控制，并且源极与所述由第 一输入信号的正相信号控制的NM0S管(911)的漏极相连的第二 NM0S管(908)；所述由第 一输入信号的反相信号控制的NM0S管(911)的宽长比是所述与门中除了偏置管(913)以 外的其他M0S管的宽长比的两倍；所述由第二输入信号的反相信号控制的NM0S管(909)的 宽长比是所述与门中除了偏置管(913)以外的其他M0S管的宽长比的两倍。为了解决上述技术问题，本实用新型提供了一种改进的电流模逻辑门，此电流模 逻辑门为输入信号为第一输入信号(A)和第二输入信号(B)的或门，包括源极与偏置管 (1013)的漏极相连的由第一输入信号的反相信号控制的NM0S管(1011)，包括源极与偏置 管(1013)的漏极相连的由第二输入信号的反相信号控制的NM0S管(1009)；还包括漏极与 所述或门的正相输出端相连，栅极由第二输入信号的正相信号控制，并且源极与所述由第 二输入信号的反相信号控制的NM0S管(1009)的漏极相连的第一 NM0S管(1005)；还包括 漏极与所述或门的正相输出端相连，栅极由第一输入信号的正相信号控制，并且源极与所 述由第一输入信号的反相信号控制的NM0S管(1011)的漏极相连的第二 NM0S管(1008)； 所述由第一输入信号的反相信号控制的NM0S管(1011)的宽长比是所述与门中除了偏置管 (913)以外的其他M0S管的宽长比的两倍；所述由第二输入信号的反相信号控制的NM0S管 (1009)的宽长比是所述与门中除了偏置管(913)以外的其他M0S管的宽长比的两倍。本方案中电流模逻辑门，可以实现输入输出负载匹配，实现信号的对称传输。
图1是现有技术中的锁存器结构图；图2是专利号为US 6426194的美国专利中提出的与门结构图；图3是专利号为US0239370的美国专利中提出的与门结构图；图4是专利号为US 0125526的美国专利中提出的与门结构图；图5是实施例一中对称输入对称输出的锁存器的结构图；图6是实施例二中对称输入对称输出的锁存器的结构图；图7是实施例三中对称输入对称输出的锁存器的结构图；图8是在理想对称输入情况下，输入输出负载不匹配情况下的输出波形示意图， 以及输入输出负载匹配情况下的输出波形示意图；图9是实施例四中的与门的结构图；图10是实施例五中的或门的结构图。
具体实施方式
针对上述latch、与、或3种逻辑门的不对称性的问题，本实用新型提出一种改进的电流模逻辑门结构，输出负载不平衡的问题，在输出负载匹配方面进行改进，同时保证各 个输入端所看到的输入负载电容保持一致，从而实现输入输出负载匹配，使信号对称地传输。
以下结合附图和实施例对本专利作进一步的详细说明。实施例一图5是本实用新型提出的一种锁存器结构，在图1的基础上进行了改进。图5的锁存器中，包括锁存对管(505和506)，以及反相复位信号控制管(510)， 此反相复位信号控制管(510)的漏极与锁存对管(505和506)的源极均相连。图5的锁 存器中，增加了漏极与锁存器的反相输出端(0UT-N)相连并且源极与反相复位信号控制管 (510)的源极相连并且宽长比(W/L)与锁存器中复位信号(R)控制的M0S管(即508和 509)的宽长比相同的第一 M0S管(511)，还增加了漏极与锁存器的反相输出端(0UT-N)相 连并且源极与反相复位信号控制管(510)的源极相连并且宽长比(W/L)与锁存器中复位 信号(R)控制的M0S管(即508和509)的宽长比相同的第二 M0S管(512)，还增加了串联 分支电路，此串联分支电路包括的连接节点依次为工作电压正极(VDD)、同时连接所述第一 M0S管的栅极和第二 M0S管的栅极节点(C)、地。此串联分支电路包含一端连接在工作电压 正极(VDD)并且另一端连接在所述第一 M0S管和第二 M0S管的栅极的第一电阻，包含一端 连接在地另一端连接在所述第一 M0S管和第二 M0S管的栅极的第二电阻。图5的结构中通过调整电阻516和517的大小使该电平等于差分复位信号摆幅的 最低电平。功能上由于511和512的栅极接电平是差分复位信号摆幅的最低电平，在这个电 平上M0S管511和512是一直关断的，不会对原来的电路功能产生影响，同时它们可以抵消 由M0S管508和509所导致的输出不匹配。这种匹配方式较栅极直接接地或者VDD的方式 更好，因为M0S管511和512的栅处于差分复位信号R与R_N的摆幅的最低电平上，能最大 程度地匹配由M0S管508和509所引入的负载不平衡。实施例二图6是本实用新型提出的一种锁存器结构，在图1的基础上进行了改进。图6的锁存器中，包括读入差分对管(603和604)，以及漏极与读入差分对管的源 极均相连的第一反相复位信号控制管(609)，还包括锁存对管(606和607)以及漏极与锁存 对管的源极均相连的第二反相复位信号控制管(612)。图6的锁存器中，增加了漏极与锁存 器的反相输出端(0UT-N)相连并且源极与第一反相复位信号控制管(609)的漏极相连的第 一 M0S管(605)；还增加了漏极与所述锁存器的反相输出端(0UT-N)相连并且源极与第二 反相复位信号控制管(612)的漏极相连的第二 M0S管(608)；并且，第一反相复位信号控制 管的宽长比是锁存器中复位信号控制的M0S管(610和611)的宽长比的两倍；第二反相复 位信号控制管的宽长比是锁存器中复位信号控制的M0S管(610和611)的宽长比的两倍。功能方面，由于所加的M0S管605由R信号控制，而M0S管609由R_N信号控制， 由于R与R_N不会同时导通，从而没有电流流过M0S管605，所以功能上添加M0S管605和 608不会对电路原来的功能造成影响。这样使得从OUT以及0UT_N所看到的负载相同。因 为此时从OUT看到的负载电容包括M0S管604、610、611、607的Cgd以及M0S管606的栅电 容，而从0UT_N看到的负载电容为M0S管603、605、606、608的Cgd以及M0S管607的栅电容。而输入方面，R看到的电容为4*W*L*Cox，而R_N看的电容为2*2*W*L*Cox，所以能够实 现输入输出负载的匹配。实施例三考虑到鉴频鉴相器的D触发器数据输入端恒接逻辑“1”，针对这种情况可以采用 图7所示的latch结构实现对称输入对称输出。如图7所示，由于数据输入端恒接逻辑“1”，D为高电平，D_N为低电平，使得原来 由D_N控制的M0S管处于常关状态，从而在功能上可以把该管去掉。为了匹配输出负载，使 M0S管(703)的宽长比变为原来的两倍，也可以是变为复位信号(R)或反相复位信号(R_N) 控制的M0S管的宽长比的两倍，这样，从OUT看到的负载电容为M0S管707、708、705的三 个Cgd以及M0S管704的栅电容，而0UT_N看到的负载电容为M0S管703、704的Cgd以及 M0S管705的栅电容，由于M0S管703的尺寸增大为原来的两倍，所以从输出端看到的电容 匹配。图8所示是示意性的对于差分输入信号，如果输入输出负载不匹配所导致的输出 波形不匹配。假如输入是全差分的信号，但由于下级输入电容不匹配，那么前级全差分信 号对后级的驱动能力就不是相同的，即使后级的输出电容匹配也会导致最终的两路信号不 是完全的差分信号，如图803、804所示。相反，如果后级的输入电容匹配但输出电容不匹 配，就会导致后级信号的压摆率slew rate不一致，从而最终的两路信号也不是完全的差分 信号。非对称的信号在高速SERDES中将会引入比较大的抖动，使得系统的性能指标下降。 只有后级电路输入输出电路匹配了，电路的最终输出才有可能输出期望的差分信号，如图 805、806 所示。实施例四图9是本实用新型提出的一种与门结构，在图3部分基础上进行了改进。图9中的与门，输入信号包括第一输入信号(A)和第二输入信号(B)，包括源极与 偏置管(913)的漏极相连的由第一输入信号㈧的正相信号控制的NM0S管(911)，包括源 极与偏置管(913)的漏极相连的由第二输入信号(B)的正相信号控制的NM0S管(909)。图 9中的与门增加了漏极与此与门的反相输出端(0UT_N)相连，栅极由第二输入信号的反相 信号控制，并且源极与所述由第二输入信号(B)的正相信号控制的NM0S管(909)的漏极相 连的第一匪OS管(905)；图9中的与门还增加了漏极与此与门的反相输出端(0UT_N)相连， 栅极由第一输入信号的反相信号控制，并且源极与所述由第一输入信号的正相信号控制的 NM0S管(911)的漏极相连的第二 NM0S管(908)。其中，所述由第一输入信号的反相信号控 制的NM0S管(911)的宽长比是所述与门中除了偏置管(913)以外的其他M0S管的宽长比 的两倍；所述由第二输入信号的反相信号控制的NM0S管(909)的宽长比是所述与门中除了 偏置管(913)以外的其他M0S管的宽长比的两倍。考虑功能方面，从美国专利US 0239370 A1可以知道，如果不考虑NM0S管905、908 的作用时，电路实现的是与门的功能，现考虑加上NM0S管905、908，由于B与B_N、A与A_ N是差分的信号，因此，无论A和B是什么电平，由NM0S管905、909串联构成的支路以及由 NM0S管908、911串联构成的支路总是关断的，也就是NM0S管905和908的加入并不会对原 来的电路功能造成影响。性能方面，先考虑各个输入端所驱动的负载电容为A驱动NM0S管 903、911，共 3*W*L*Cox，A_N 驱动 NM0S 管 904、908、912，共 3*W*L*Cox，B 驱动 NM0S 管 909、906，共 3*W*L*Cox，B_N 驱动 NM0S 管 905、907、910，共 3*W*L*Cox，所以，每一个差分输入端 的输入电容都为3*W*L*Cox，实现输入负载匹配。考虑输出负载电容方面0UT端看到的负 载电容为NM0S管904、910、907、912的Cgd，而从0UT_N端看到的负载电容为NM0S管903、 905,906,908的Cgd，由于上述各个匪OS管都是由A、A_N、B、B_N所驱动，而它们的共模电 平是一样的，所以输出负载的匹配方面要比采用VDD和GND驱动的负载管的匹配效果更好， 从而上述电路可以实现输入输出负载匹配，信号对称传输的要求。上述电路只要把输出的 差分信号位置交换，很容易实现与非的功能，从而成为与非门。实施例五图10是本实用新型提出的一种或门结构，改进方式同理与图9的与门改进方式。图10中的与门，输入信号包括第一输入信号(A)和第二输入信号(B)，包括源极 与偏置管(1013)的漏极相连的由第一输入信号的反相信号(A_N)控制的NM0S管(1011)， 包括源极与偏置管(1013)的漏极相连的由第二输入信号的反相信号(B_N)控制的NM0S管 (1009)。图10中的或门增加了漏极与此或门的正相输出端(OUT)相连，栅极由第二输入信 号的正相信号控制，并且源极与所述由第二输入信号的反相信号控制的NM0S管(1009)的 漏极相连的第一 NM0S管(1005)；图10中的或门还增加了漏极与所述或门的正相输出端相 连，栅极由第一输入信号的正相信号控制，并且源极与所述由第一输入信号的反相信号控 制的NM0S管(1011)的漏极相连的第二 NM0S管(1008)。其中，所述由第一输入信号的反相 信号控制的NM0S管(1011)的宽长比是所述与门中除了偏置管(913)以外的其他M0S管的 宽长比的两倍；所述由第二输入信号的反相信号控制的NM0S管(1009)的宽长比是所述与 门中除了偏置管(913)以外的其他M0S管的宽长比的两倍。本方案中电流模逻辑门，可以实现输入输出负载匹配，实现信号的对称传输。输入 输出负载匹配的电流模逻辑门，在高速SERDES，尤其是高速鉴频鉴相器等模块中，将起到非 常关键的作用。当然，本实用新型还可有其他多种实施例，在不背离本实用新型精神及其实质的 情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些 相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。
权利要求1.一种改进的电流模逻辑门，此电流模逻辑门为锁存器，包括锁存对管，以及反相复位 信号控制管，此反相复位信号控制管的漏极与所述锁存对管的源极均相连，其特征在于，还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的 源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长比相同的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的 源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长比相同的第二 MOS管；还包括连接节点依次为工作电压正极、同时连接所述第一 MOS管的栅极和第二 MOS管 的栅极节点、地，包含一端连接在工作电压正极并且另一端连接在所述第一 MOS管和第二 MOS管的栅极的第一电阻，包含一端连接在地另一端连接在所述第一 MOS管和第二 MOS管的 栅极的第二电阻，所述同时连接所述第一 MOS管的栅极和第二 MOS管的栅极节点输出电压 为所述锁存器中差分复位信号的摆幅的最低电平的串联分支电路。
2.一种改进的电流模逻辑门，此电流模逻辑门为锁存器，包括读入差分对管，以及漏极 与所述读入差分对管的源极均相连的第一反相复位信号控制管，还包括锁存对管以及漏极 与所述锁存对管的源极均相连的第二反相复位信号控制管，其特征在于，还包括漏极与所述锁存器的反相输出端相连并且源极与所述第一反相复位信号控制 管的漏极相连的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述第二反相复位信号控制 管的漏极相连的第二 MOS管；所述第一反相复位信号控制管的宽长比是所述锁存器中复位信号控制的MOS管的宽 长比的两倍；所述第二反相复位信号控制管的宽长比是所述锁存器中复位信号控制的MOS 管的宽长比的两倍。
3.一种改进的电流模逻辑门，此电流模逻辑门为输入信号为第一输入信号(A)和第二 输入信号(B)的与门，包括源极与偏置管(913)的漏极相连的由第一输入信号的正相信号 控制的NMOS管(911)，包括源极与偏置管(913)的漏极相连的由第二输入信号的正相信号 控制的NMOS管(909)；其特征在于，还包括漏极与所述与门的反相输出端相连，栅极由第二输入信号的反相信号控制，并 且源极与所述由第二输入信号的正相信号控制的NMOS管(909)的漏极相连的第一 NMOS管 (905)；还包括漏极与所述与门的反相输出端相连，栅极由第一输入信号的反相信号控制，并 且源极与所述由第一输入信号的正相信号控制的NMOS管(911)的漏极相连的第二 NMOS管 (908)；所述由第一输入信号的反相信号控制的NMOS管(911)的宽长比是所述与门中除了偏 置管(913)以外的其他MOS管的宽长比的两倍；所述由第二输入信号的反相信号控制的NMOS管(909)的宽长比是所述与门中除了偏 置管(913)以外的其他MOS管的宽长比的两倍。
4.一种改进的电流模逻辑门，此电流模逻辑门为输入信号为第一输入信号(A)和第二 输入信号(B)的或门，包括源极与偏置管(1013)的漏极相连的由第一输入信号的反相信号 控制的NMOS管(1011)，包括源极与偏置管(1013)的漏极相连的由第二输入信号的反相信 号控制的NMOS管(1009)；其特征在于，还包括漏极与所述或门的正相输出端相连，栅极由第二输入信号的正相信号控制，并 且源极与所述由第二输入信号的反相信号控制的NMOS管(1009)的漏极相连的第一 NMOS 管(1005)；还包括漏极与所述或门的正相输出端相连，栅极由第一输入信号的正相信号控制，并 且源极与所述由第一输入信号的反相信号控制的NMOS管(1011)的漏极相连的第二 NMOS 管(1008)；所述由第一输入信号的反相信号控制的NMOS管(1011)的宽长比是所述与门中除了偏 置管(913)以外的其他MOS管的宽长比的两倍；所述由第二输入信号的反相信号控制的NMOS管(1009)的宽长比是所述与门中除了偏 置管(913)以外的其他MOS管的宽长比的两倍。
专利摘要本实用新型公开了一种改进的电流模逻辑门，其中一种电流模逻辑门为锁存器、与门、或门。锁存器中包括锁存对管，以及反相复位信号控制管，此反相复位信号控制管的漏极与所述锁存对管的源极均相连，还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长比相同的第一MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长比相同的第二MOS管。本方案中电流模逻辑门，可以实现输入输出负载匹配，实现信号的对称传输。
文档编号H03K19/20GK201789487SQ20102051877
公开日2011年4月6日 申请日期2010年9月3日 优先权日2010年9月3日
发明者廖健生, 黄志敏 申请人:中兴通讯股份有限公司