专利名称：面积减少的数模转换器的制作方法
技术领域：
本发明涉及电子电路，尤其涉及面积减少的数模转换器。
背景技术：
数模转换在许多电子设备中正成为重要性日益增加的特征。例如，无线通信设备实现数模转换，将数字数据转换为模拟形式，以便从天线无线发射，以及硬盘驱动器(HDD)应用实现数模转换，以便伺服控制磁盘驱动器。因此，已经开发了多种数模转换器(DAC)电路，为多种电子设备应用中的任何一种提供数模转换。然而，将集成电路(IC)制造成具有减少的硅面积，以便制造更小和更低成本的电子设备，这种需求日益增加。
对于给定的DAC电路的额外设计考虑可以包括微分非线性(DNL)(其可以与分辨率关联)和积分非线性(INL)(其可以与精确度关联)。各种DAC电路实现电阻器，例如多晶硅电阻器，以生成数字输入信号的模拟版本。典型DAC阶梯电路的设计师通常将电阻器设计成具有足够物理尺寸，以便进行电阻器的恰当电阻匹配，使得可以显著减少与DNL和/或INL关联的误差。
发明内容
本发明的一个实施例包括数模转换器(DAC)系统。电阻阶梯电路包括多个电阻器，多个电阻器具有大致相等的电阻值并被布置在电阻阶梯电路的第一端和第二端之间的相应的多个电阻梯级中。电阻阶梯电路的第一端可以耦合到输出，并且电阻阶梯电路的第一端和第二端之间的多个电阻器中的至少一部分可以具有如下物理尺寸，其沿从电阻阶梯电路的第一端到电阻阶梯电路的第二端的方向是尺寸下降的。开关电路被配置为基于数字输入信号的二进制值，将多个电阻梯级中的每一个连接到第一电压和第二电压中的一个，以在输出处生成对应的模拟输出电压。本发明的另一个实施例包括R-2R DAC系统。该系统包括数字寄存器，其被配置为接收具有多个X位的数字输入信号，其中X是正整数。该系统还包括R-2R电阻阶梯电路，其包括多个电阻器，多个电阻器具有大致相等的电阻值并被布置在相应的多个电阻梯级中。多个电阻梯级中的每一个可以连接在开关节点与相应的第二节点之间。多个电阻梯级的至少一对相邻的电阻梯级的第二节点可以由多个电阻器中的一个连接。R-2R电阻阶梯电路中的多个电阻器中的至少一部分可以具有如下物理尺寸，其沿电阻阶梯电路的端之间的给定方向尺寸下降。该系统进一步包括开关电路，该开关电路包括多个开关，多个开关被配置为响应于数字输入信号中的各个位，将多个电阻梯级中的每一个连接到第一和第二电压中的一个。本发明的另一个实施例包括R-2R DAC系统。该系统包括数字寄存器，其被配置为存储具有范围从最高有效位(MSB)到最低有效位(LSB)的多个X位的数字输入信号，其中X是正整数。该系统还包括二进制R-2R电阻阶梯电路，二进制R-2R电阻阶梯电路包括多个电阻梯级。多个电阻梯级中的每一个可以包括连接在相应的开关节点和相应的第二节点之间的一对串联电阻器。多个电阻梯级中的至少某几对相邻的电阻梯级的各个第二节点可以由互连电阻器互连。电阻梯级中的串联电阻器和互连电阻器可以具有大致相等的电阻值。多个电阻梯级中的至少一部分的串联电阻器和互连电阻器可以具有沿从MSB到LSB的方向下降的物理尺寸。该系统进一步包括开关电路。开关电路包括多个驱动器，多个驱动器中的每一个被配置为生成开关信号，开关信号是基于数字寄存器中的数字输入信号的X位中相应一位的值。该开关电路还包括多个开关，其被配置为基于多个驱动器中相应的一个提供的开关信号，将多个电阻梯级中的每一个的开关节点连接到第一电压和第二电压中的一个，以在电阻阶梯电路的输出处生成模拟输出电压。
图I示出根据本发明的一方面的R-2R数模转换器(DAC)系统的例子。图2示出根据本发明的一方面的R-2R DAC电路的例子。图3示出根据本发明的一方面的展示图2例子的R-2R DAC电路的最高有效位 (MSB)转变的图示的例子。图4示出根据本发明的一方面的电阻器的图示的例子。图5不出根据本发明的一方面的R-2R DAC系统的另一个例子。图6示出根据本发明的一方面的R-2R DAC电路的另一个例子。图7示出根据本发明的一方面的图6例子的R-2R DAC电路的MSB转变的例子。图8示出根据本发明的一方面的R-2R DAC电路的又一个例子。图9示出根据本发明的一方面的图8例子的R-2R DAC电路的MSB转变的例子。图10不出根据本发明的一方面的R-2R DAC系统的又一个例子。图11示出根据本发明的一方面的R-2R DAC电路的又另一个例子。图12示出根据本发明的一方面的逐次逼近寄存器(SAR)模数转换器(ADC)的例子。
具体实施例方式本发明涉及电子电路，尤其涉及面积减少的数模转换器(DAC)。DAC电路可以被配置为R-2R DAC电路，其包括尺寸下降的R-2R电阻阶梯电路。R-2R电阻阶梯电路可以包括多个梯级，每个梯级包括一对电阻器，并且每个梯级可以由另一个电阻器分隔。每个梯级基于数字输入信号的数字值耦合到高电压轨或低电压轨，以生成模拟输出电压。电阻阶梯电路中的所有电阻器可以具有标称相同的电阻值。然而，多个梯级中的电阻器的至少一部分可以具有如下物理尺寸，其从与至少一个最高有效位(MSB)对应的一个或更多梯级到最低有效位(LSB)是尺寸下降的。因此，与常规的R-2R电阻阶梯电路相比，可以以显著减少的尺寸制造该R-2R电阻阶梯电路，从而减少了成本，同时保持足够的精确度。图I示出根据本发明的一方面的R-2R数模转换器(DAC)系统10的例子。R-2R DAC系统10可以被实现在多种电子设备应用的任何一种中。作为例子，R-2R DAC系统10可以被实现在逐次逼近寄存器(SAR)模数转换器(ADC)中，例如可以被提供在硬盘驱动器(HDD)伺服控制或其他集成电路(IC)中。因此，R-2R DAC系统10可以被制造为IC的一部分。R-2R DAC系统10包括数字寄存器12，其存储具有N位的数字输入信号DIG_IN，其中N是正整数。在图I的例子中，数字寄存器12存储范围从最高有效位(MSB) <N-1>到最低有效位(LSB)〈O〉的N个位。数字寄存器12可以是存储器结构(例如多种随机访问存储器(RAM)结构的任何一种)的一部分。因此，在图I例子中，数字输入信号DIG_IN的每一位被示为被存储在相应的单元14中。因此，每个单元14存储数字位值，在图I例子中示为Bnj到Btl，其对应于数字输入信号DIG_IN的每个相应的位。R-2R DAC系统10还包括电阻阶梯电路，其在图I例子中示为电阻阶梯电路16。电阻阶梯电路16包括多个电阻梯级18，电阻梯级18包括多个电阻器20。作为例子，每个电阻梯级18可以包括在开关节点和中间节点之间延伸的一对串联电阻器20，并且 单个电阻器20可以互连R-2R电阻阶梯电路16的至少一部分的各对相邻的电阻梯级18的中间节点。电阻器20可以是多晶硅电阻器(例如，薄膜电阻器)。R-2R DAC系统10进一步包括开关电路22，其被配置为将R-2R电阻阶梯电路16的每个电阻梯级18的开关节点连接到高电压轨24 (在图I例子中示为具有电压VHrcH)和低电压轨26 (在图I例子中示为地)中的一个。R-2R电阻阶梯电路16的每个电阻梯级18的切换可以响应于数字位信号Bn」到B。。例如，开关电路22可以包括多个驱动器，其被配置为将数字位信号缓冲成开关信号，该开关信号控制用于R-2R电阻阶梯电路16的多个电阻梯级18中每一个的一组开关28。因此，基于电阻梯级18耦合到高电压轨24或低电压轨26，R-2R DAC电路10基于数字输入信号DIG_IN的数字值生成模拟输出电压VQUT。作为例子，所有电阻器20可以具有标称相同的电阻值。然而，电路制造工艺和温度的变化会导致一个电阻梯级18的每个电阻器20相对于其他电阻器的电阻匹配稍微变化。电阻器20的电阻匹配的变化会导致模拟输出电压Vott幅值中的微分非线性(DNL)误差和积分非线性(INL)误差。具体地，DNL误差是模拟输出电压Vott实际步长幅值和理想步长幅值之间的差异。如本文所述，步长被定义为当DAC输入从任何一个代码(例如，DIG_IN=X)移动到下一个代码(例如，DIG_IN=X+1)时的DAC输出电压的幅值改变。INL误差是DNL曲线在输入代码范围上的积分。为了保持R-2R DAC系统10的足够分辨率，期望将DNL误差和INL误差保持在一个LSB模拟幅值的预定分数部分(例如，+/-0. 5)内。R-2R DAC的DNL和INL误差通常与电阻器匹配水平成正比。紧邻的电阻器的匹配水平(0 )与电阻器的物理面积尺寸成反比，如下所示W 士公式 1其中，W和L分别是电阻器的宽度和长度。因此，为了将DNL误差设置在设计规格内，电阻器的物理面积需要大于特定量。然而，当电阻器面积大时，由于在给定硅集成电路(IC)中存在的晶圆、应力以及温度梯度而导致不紧邻的电阻器的匹配水平变差。为了显著减少电阻器DAC电阻器面积而同时维持DNL误差在设计规格内，电阻器20在图I例子中被示为是尺寸下降的电阻器20。正如本文所使用的，术语“尺寸下降”和该术语的变形描述了一个或更多电阻梯级18中的电阻器20的物理尺寸沿从电阻阶梯电路16的与输出Vott对应的一端到电阻阶梯电路16的另一端的方向减少。从数字输入信号DIG_IN的角度来说，尺寸下降(其可以是逐步的、步进的、递进的或其他方式)导致了与MSB关联的电阻梯级18中的电阻器20的物理尺寸比与LSB关联的一些或全部电阻梯级18的电阻器20的尺寸大。因此，电阻器20可以是基于在每个电阻梯级18中以及其之间的电阻器20的物理尺寸的下降而尺寸下降的。连续的电阻梯级16可以是尺寸下降的，或者连续的多组电阻梯级16可以是尺寸下降的。作为一个例子，至少一部分电阻器20从与数字输入信号DIG_IN的一个或更多MSB对应的电阻梯级18连续到与数字输入信号DIG_IN的LSB对应的电阻梯级18可以是尺寸下降的。例如，对于数字输入信号DIG_IN的每个位，R-2R电阻阶梯电路16可以包括单个电阻梯级18。因此，对应于数字输入信号DIG_IN的MSB的电阻梯级18的电阻器20可以具有特定物理尺寸，以便在数字输入信号DIG_IN的给定一个步长转变中，保持足够的DNL误差，其大约为LSB模拟幅值的+/-0. 5。因此，在剩余的电阻梯级18中的电阻20器可以具有如下物理尺寸，其从MSB的电阻梯级18的物理尺寸按例如2的幂尺寸下降，下降到多晶硅电阻器20的最小制造尺寸。可以实现其他数学关系(例如，线性或非线性)来提供所期望的电阻器尺寸下降。因此，基于因尺寸下降而导致的电阻器20的物理尺寸的显著降低，可以显著减少R-2R DAC系统10的硅面积。图2示出根据本发明的一方面的R-2R DAC电路50的例子。R-2RDAC电路50包括 接收10位数字输入信号DIG_IN的数字寄存器52。数字寄存器52可以是存储器结构(例如多种RAM结构的任何一种)的一部分。因此，数字输入信号DIG_IN的每个位被存储在数字寄存器52的对应的存储器单元54中。在图2的例子中，虽然数字寄存器52的存储器单元54被布置为从MSB〈9>到LSB〈0>，但是应当理解，可以采用其他数目的位。因此，每个存储器单元54生成与数字输入信号DIG_IN的相应10个位中每一位的二进制值对应的数字位信号，在图2中示为B9到仏。R-2R DAC电路50还包括R-2R电阻阶梯电路56。R-2R电阻阶梯电路56包括多个电阻梯级58，电阻梯级58包括多个电阻器，在图2例子中示为“R”。在图2的例子中，电阻梯级58在开关节点57和中间节点59之间延伸。各对相邻的中间节点59各自被单个电阻器R分隔，并且每个电阻梯级58包括一对串联电阻器R。作为例子，电阻器R可以是多晶硅电阻器(例如，薄膜电阻器)。每个电阻器R可以具有大致相等的电阻值。R-2R DAC电路50进一步包括开关电路60。开关电路60包括多个驱动器62，其被配置为驱动数字位B9到Btl,以生成相应的开关信号，示为S9到Stlt5开关信号S9到Stl被提供到相应的一组开关，示为SW9到SWm在图2的例子中，开关SW9到SWtl被配置为将R-2R电阻阶梯电路56的每个电阻梯级58连接到高电压轨64 (在图2例子中示为具有电压Vhkh)或低电压轨66 (在图2例子中示为地)。例如，开关信号S9到Stl的逻辑高二进制值可以激活相应的开关SW9到SWtl,以将相应的电阻梯级58的开关节点57耦合到高电压轨64。相反地，开关信号S9到Stl的逻辑低二进制值可以激活相应的开关SW9到SWtl,以将相应的电阻梯级58的开关节点57耦合到低电压轨66。因此，基于每个开关节点57耦合到高电压轨64或低电压轨66，R-2R DAC电路50在输出68基于数字输入信号DIG_IN的数字值生成对应的模拟输出电压Votjt。如上所述，虽然所有电阻器R可以具有标称相同的电阻值，但是电路制造工艺和温度的变化会导致每个电阻器R的电阻匹配稍微变化。因此，例如对于从一个数字代码到下一个数字代码的给定转变，电阻器R的电阻匹配的偏差会导致模拟输出电压Vott幅值的DNL误差。例如，数字输入信号DIG_IN的转变可以在如下第一值和第二值之间，在该第一值中，MSB具有第一逻辑状态并且所有较低有效位具有第二逻辑状态，在该第二值中，同一MSB具有第二逻辑状态并且所有其他位具有第一逻辑状态。因此，这个转变是递增/递减一个LSB，以反转MSB和其他较低有效位的二进制状态。例如，在10位R-2R DAC中，〈9>转变描述了从数字输入代码DIG_IN= ‘0111111111’到数字输入代码DIG_IN = ‘1000000000’的转变。〈8>转变描述了从数字输入代码‘XOl 1111111 ‘到数字输入代码DIG_IN= ^XIOOOOOOOO ’的转变，其中“X”可以是“0 ”或“ I ”，对于下至〈0>转变的所有转变，以此类推，〈0>转变被定义为数字输入代码‘XXXXXXXXX0’到数字输入代码‘xxxxxxxxxr的转变，这里，所有上述例子中的x可以是“o”或“1”。图3示出根据本发明的一方面的示出图2例子的R-2R DAC电路50的MSB转变的图示的例子。因此，因为图示100示出R-2R DAC电路50，所以在下列图3的描述中将参考图2例子。图示100示出图2的R-2R电阻阶梯电路56的第一原理表示102和第二原理表示103，每个原理表示具有对应于数字输入信号DIG_IN = ‘0111111111’的第一逻辑状态。图 示100还示出图2的R-2R电阻阶梯电路56的第三原理表示104，其具有对应于数字输入信号DIG_IN为‘1000000000’的数字值的第二逻辑状态。因此，图示100将数字输入信号DIG_IN的转变示为从数字值‘0111111111’到数字值‘1000000000’的改变。在图3的例子中，第一原理表示102示出如下电路105，在其中R-2R电阻阶梯电路56被配置为使得对应于MSB (S卩，位〈9>)的电阻梯级58耦合到地并且剩余的电阻梯级58耦合到电压VHrcH。应当理解，在图3的例子中，每个电阻梯级58中的一对串联电阻器R示为“2R”，这样，与MSB对应的电阻梯级58示为2R<9>。因此，电路105的输出电压V0ut105大致等于(VHIGH/2)-ILSB。第二原理表示103示出从电路105修改的电路106。具体地，通过将在电路105最右侧位置的电阻梯级与地断开，并将其连接到电压Vhiot，如箭头107所示，从而形成电路106。应当理解，电阻梯级从地到电压Vhiot的切换是电路105的理论操作，目的在于测量DNL误差，下面会更详细示出。然而，这种切换可以由实际电路器件实现，例如哑开关，在R-2R电阻阶梯电路56正常操作期间，哑开关总是将电阻梯级耦合到地。由于最右侧电阻梯级从地切换到电压VHrcH，输出电压Votit比电路105增加了一个LSB的电压。电路106示为简化的电路108，其中，耦合到电压Vhiot的剩余的电阻梯级58的电阻器2R基于并联耦合简化成与位〈8>到〈O〉对应的电阻器2R (即，2R<8:(i>)。因为电路106输出电压Vqut的幅值比电路105增加了一个LSB的电压，所以若电阻器2R<8:Q>与电阻器2R<9>完全匹配，则输出电压将等于Vhkh/2。无论如何，电路106的输出电压Vot 1(16可以恰当表述如下
^2 R < 9 > .,、Vout 106 = ―― ~~式 2
-2R<9> +2R < 8 :0 >第三原理表示104示出如下电路110，在其中R-2R电阻阶梯电路56被配置为使得对应于MSB (S卩，位〈9>)的电阻梯级58耦合到电压Vhiot并且剩余的电阻梯级58 (包括在电路110最右侧位置的电阻梯级)耦合到地。电路110示为简化的电路112，其中，耦合到地的剩余的电阻梯级58的电阻器2R基于并联耦合简化为对应于位〈8>到〈O〉(即，〈8:0>)的电阻器2R。因此,若电阻器2R<8:(i>和电阻器2R<9>完全匹配,则模拟输出电压Vott将同样具有Vhkh/2的幅值。无论如何，电路110的输出电压Vott 11(|可以表述如下r n T,2穴 <8:0 >.. ^our no — q Top o~n~ high厶式 3
一2i < 9 > 十2/《< 8 :0 >如图3例子所示，在数字输入信号DIG_IN从0111111111转变到1000000000后，对应于MSB (BP，2R<9>)的电阻梯级58和剩余的电阻梯级(即，2R<8:0>)在地与电压Vhkh之间切换它们的连接。理想地，若所有电阻器完全匹配，则转变后(即，如第三原理表示104所示出的DIG_IN= ‘1000000000’)的模拟输出电压Vqut比转变前(即，如第一原理表示102所示出的DIG_IN= ‘0111111111’)的输出电压Vqut准确地大I个LSB的模拟幅值。然而，基于2R<9>与2R<8:(I>之间的失配，转变的实际步长会偏离准确的I个LSB步长。实际步长与理想步长之间的误差被定义为〈9>转变的DNL。具体地，图3例子中示出的从代码DIG_IN= ‘0111111111’到代码DIG_IN = ‘1000000000’转变的DNL误差可以计算如下
DNL<9>transition-V0UT_AFTEE_V0UT_BEF0EE 公式 4公式4可以表述为，当输入代码DIG_IN从‘0111111111’转变到‘ 1000000000’时的实际步长幅值减去当输入代码DIG_IN从‘0111111111’转变到‘1000000000’时的理想
步长幅值。因此，公式4可以重写如下= (V0ur_no — VouT_ws) + 认* 公式 5— OUT HO - Or OUT—105 + HA5)公式 6—O&T—110_^OOT —106公式 7
2R < 8 :0 > . T,IR < 9 > . . ,. ^=-* Vhich--￥ Fmrff公式 8
IR < 9 > +IR <8:0 > H腿 2R<9> +IR < 8 : 0 > L,on
r n I < 8 :0 > ,、...，， ,. ^~ —----1) 公式 9
2 2R<9>=Vhigh 公式 10上述公式示出的DNL误差是因为电阻器2R<9>与集总电阻器2R<8:(I>交换它们在电压V_与地之间的连接而引起的，并且电阻器2R<9>与集总电阻器2R<8:(i>在DAC输出处都代表V_/2。换句话说，在电压Vhkh与地之间切换电阻器2R<9>与集总电阻器2R<8:(i>在DAC输出处导致了输出电压Vqut (即，Vhigh/2)幅值的改变。在公式10中，项“ A (2R<9>, 2R<8:0>) ”代表电阻器2R<9>与2R<8:(i>之间的标准化的电阻失配误差，其可以被建模为具有零平均值和标准方差O的高斯分布，标准方差O表述如下
0*0￠7 = ^ 公式 11
WL其中O 0是单位面积电阻器的标准匹配方差山是电阻器的长度；以及W是电阻器的宽度。通过将类似的计算应用到数字输入信号DIG_IN从MSB到LSB的位序列的转变(例如，从输入代码DIG_IN= ‘X011111111’到‘X100000000，的〈8>转变，从输入代码DIG_in= ‘xxoiiiiiir 到‘xxiooooooo’ 的〈7> 转变，从输入代码 dig_in= ‘xxxoimir 到‘XXX1000000’的〈6>转变等)，可以确定，对于10位数字输入信号DIG_IN，由于与给定输入位<i>关联的电阻器R的电阻失配而造成的DNL误差的贡献从MSB到LSB是二进制比例下降。具体地，对于位<i>的给定转变，DNL误差可以表述如下
DNL— = +公式 12其中A (2R<X>，2R<y>)是在〈位i>转变期间，切换位置以耦合到地和电压Vhiot的多组电阻器2R<X>、2R<9>之间的电阻失配。因此,基于公式6确定,基于对应于MSB的电阻梯级58中的电阻器R的电阻失配，图3例子中示出的转变会对DNL误差的贡献最大。电阻器R的物理尺寸对电阻匹配有影响。具体地，较大尺寸的电阻器R通常比较小尺寸的电阻器展示更好的电阻匹配。因为确定了与MSB关联的电阻梯级58中的电阻器R会对DNL误差贡献最大，所以这些电阻器R可以被制造成确保足以显著最小化DNL误差的电阻匹配的尺寸。作为例子，与MSB关联的电阻梯级58中的电阻器R可以被制造成如下特定尺寸，其在图3例子中示出的数字输入信号DIG_IN的转变中，足以将DNL误差保持在LSB模拟幅值的预定分数部分(例如，大约+/-0.5)内。然而，因为由于电阻器R的电阻失配而导致的对DNL误差的贡献从MSB到LSB是比例下降的，如公式12所示，所以电阻梯级58序列中的电阻器R从MSB到LSB可以是尺寸下降的，从而在不折中DNL性能的情况下，减少得到的IC的整体DAC面积。 返回参考图2，R_2R电阻阶梯电路56被示为包括在物理尺寸上尺寸下降的电阻器R0具体地，与MSB对应的电阻梯级58中的电阻器R以及互连到下一个电阻梯级58的电阻器R具有物理尺寸(16*W)。正如本文所述，“W”可以与电阻器R最小制造物理尺寸(S卩，宽度)对应。对于图2例子中的10位R-2R DAC电路50，对应于MSB的电阻梯级58中的电阻器的物理尺寸(16*W)可以如下特定物理尺寸，其在图3例子所示转变中，足以将DNL误差保持在LSB模拟幅值的预定分数部分(例如，大约+/-0. 5)内，例如基于公式5。序列中下一个电阻梯级58的电阻器R (即，下一个较低有效位，位〈8>)以及互连到下一个电阻梯级58的电阻器R具有物理尺寸(8*W)。因此，电阻器R按2的幂尺寸下降，在对应于位<5>的电阻梯级58处，下降到多晶硅电阻器的最小制造尺寸(1*W)，此时，剩余的电阻器R均具有物理尺寸(1轉)。图4示出根据本发明的一方面的电阻器R的图示150的例子。图示150包括第一电阻器152,其被不为具有电阻值R,并且其也被不在第一物理表不154和第一原理表不156中。图示150还包括第二电阻器158，其被示为具有电阻值R，并且其也被示在第二物理表/In 160和第二原理表不162中。第一电阻器152示为电阻器R (例如可以被包括在R-2R电阻阶梯56中)，其具有物理尺寸(2轉)。作为例子，第一电阻器152可以是对应于数字输入信号DIG_IN的位〈6>的电阻梯级58中的电阻器R之一。因此,第一物理表不154将第一电阻器152不为具有长度L2以及宽度W2的多晶娃电阻器。第一原理表不156将与第一电阻器152对应的电路布置示为例如等效于两个并联路径，每个路径包括两个串联的电阻器R (即，各自本身具有与第一电阻器152相同的电阻值)。在第一原理表不156中的电阻器R各自可以等效于物理尺寸(1*W)的电阻器，使得它们可以是多晶硅电阻器的最小制造尺寸。第二电阻器158具有比电阻器152更大的物理尺寸(4*W)。作为例子，第二电阻器158可以是对应于数字输入信号DIG_IN的位〈7>的电阻梯级58中的电阻器R之一。因此，第二物理表示160将第二电阻器158示为具有长度L4以及宽度W4的多晶硅电阻器。第二原理表示162将与第二电阻器158对应的电路布置示为例如等效于四个并联路径，每个路径包括四个串联电阻器R (即，各自本身具有与第二电阻器158相同的电阻值)。在第二原理表示162中的电阻器R各自可以等效于物理尺寸(1*W)的电阻，使得它们可以是多晶硅电阻器的最小制造尺寸。在图4的例子中，第一电阻器152和第二电阻器158可以具有相同的电阻值。然而，如第一物理表示154和第二物理表示160以及第一原理表示156和第二原理表示162所示，第二电阻158器可以被制造为其物理尺寸是第一电阻器尺寸的大致四倍。具体地，第二电阻器158可以被制造为其长度和宽度都是第一电阻器156的大致两倍，以保持第一电阻器152和第二电阻器158之间的相同电阻值。虽然第二电阻器158具有与第一电阻器152相同的电阻值，但是基于具有较大的物理尺寸，第二电阻158能够比第一电阻器152提供更好的电阻匹配。应当理解，虽然第一电阻器152和第二电阻器158各自的第一物理表示154和第二物理表示160被示为正方形，但是尺寸L2与W2以及尺寸L4与W4可以是不相等的。另外，应当理解，可以以基本类似于第一电阻器152和第二电阻器158的方式配置其他尺寸的电阻器，例如(16*W)和(8*W)。因此，物理尺寸(8*W)的电阻器可以是第二电阻器158的尺寸的四倍，以及物理尺寸(16*W)的电阻器可以是第二电阻器158的尺寸的16倍。
返回参考图2，基于电阻梯级58的电阻器R的尺寸下降，与常规R_2R DAC电路相t匕，可以以显著较小的尺寸制造该R-2R DAC电路50，而同时保持模拟输出电压Vqut的所需高分辨率。具体地，因为由于电阻器R的电阻失配而导致的DNL误差的贡献从MSB到LSB是下降的，如上参考公式12所述，所以电阻梯级58中的电阻器R的尺寸下降不产生额外的DNL误差，因此保持了模拟输出电压Vott的分辨率。另外，由于参考图4例子所述的原因，电阻器R的尺寸下降会使包括R-2R DAC电路50的IC面积明显较小。作为例子，与具有可比拟的分辨率的、实现一组尺寸均相同(例如，16*W)的电阻器的常规R-2R DAC电路相比，10位R-2R DAC电路50可以大致小7. 6倍。而且，因为减少了所有电阻器R的总电阻器面积，所以基于在晶圆上能够制造电阻器R的较近距离，还可以显著减小主要由应力、晶圆和/或晶圆上被隔开的电阻器的温度梯度而导致的积分非线性(INL)误差。应当理解，R-2R DAC电路50无意限于图2的例子。作为例子，R-2R DAC电路50可以被配置为多于或少于10位的分辨率，并且仍然能够实现R-2R电阻阶梯电路56的电阻器R的尺寸下降。作为另一个例子，开关电路60不限于图2例子中示出的配置，而是可以以将每个电阻梯级58稱合到相应的电压轨64和电压轨66的多种方式中的任何一种进行配置。本领域技术人员应当理解和明白，可以基于本文所述，以多种方式中的任何一种配置R-2R DAC 电路 50。图5示出根据本发明的一方面的R-2R DAC系统200的另一个例子。R_2R DAC系统200包括接收具有N位的数字输入信号DIG_IN的数字寄存器202，其中N是正整数。在图5的例子中，数字寄存器202存储范围从最高有效位(MSBXN-1〉到最低有效位(LSB)〈0>的N位。数字寄存器202可以是存储器结构(例如多种随机访问存储器(RAM)结构中的任何一种)的一部分。数字寄存器202的每个单元204存储数字输入信号DIG_IN的二进制值，在图5例子中示为Bim到仏。R-2R DAC系统200还包括R-2R电阻阶梯电路206。R-2R电阻阶梯电路206包括多个电阻梯级208，电阻梯级208包括多个电阻器210。作为例子，每个电阻梯级208可以包括在开关节点和中间节点之间延伸的一对串联电阻器210，并且单个电阻器210可以互连R-2R电阻阶梯电路206中至少一部分的一对相邻电阻梯级208的中间节点。电阻器210可以是具有相等电阻值的多晶硅电阻器(例如，薄膜电阻器)。在图5的例子中，电阻梯级208被分隔为二进制部分212和线性部分214，两者都包括多个电阻器210。作为例子，二进制部分212可以包括一部分电阻梯级208，在其中由一个电阻器210互连相邻的电阻梯级208的开关节点。线性部分214中的电阻梯级208的至少一部分耦合到生成模拟输出电SVott的输出216。另外，线性部分214可以包括其数目大于数字输入信号DIG_IN的MSB对应数目的电阻梯级208，如本文所述。R-2R DAC系统200进一步包括开关电路218，其被配置为将R-2R电阻阶梯电路206的每个电阻梯级208连接到高电压轨220 (在图5例子中示为具有电压VHrcH)和低电压轨222 (在图5例子中示为地)中的一个。R-2R电阻阶梯电路206的每个电阻梯级208的切换可以响应于数字位信号Bim到B。。例如，开关电路218可以包括多个驱动器，其被配置为将数字位信号缓冲成开关信号，该开关信号控制R-2R电阻阶梯电路206的多个电阻梯级208中每个的相应开关。另外，开关电路218包括线性部分逻辑转换器224，其被配置为将对应于相应的至少一个MSB的至少一个位信号转换为多个开关信号，该开关信号将线性部分 214中的电阻梯级208连接到高轨220和低轨222中的一个。其他开关信号被提供来控制用于将二进制部分中的电阻梯级208连接到高电压轨220或低电压轨222中任意一个的开关。因此，基于电阻梯级208耦合到高电压轨220和/或低电压轨222，R-2R DAC电路200基于数字输入信号DIG_IN的数字值生成模拟输出电压VQUT。作为例子，所有电阻210可以具有标称相同的阻抗。然而，类似于上述图I的例子，一部分电阻器210在图5例子中示为是尺寸下降的电阻器210。作为例子，在线性部分214的每个电阻梯级208中的电阻器210可以具有相同的物理尺寸。在线性部分214中的电阻器210的物理尺寸可以是如下特定物理尺寸，在发生数字输入信号DIG_IN的转变时，保持足够的DNL误差，其为LSB模拟幅值的预定分数部分(例如，大约+/-0. 5)，并且该物理尺寸可以小于图2例子中用于10位数字输入信号DIG_IN的R-2R DAC电路50的物理尺寸，如本文所述。因此，二进制部分212电阻梯级208中的电阻器210可以具有如下物理尺寸，其从线性部分214的电阻梯级208的物理尺寸按例如2的幂或其他下降函数尺寸下降，下降到多晶硅电阻器210的最小制造尺寸。因此，基于由尺寸下降导致的电阻器210的物理尺寸明显减少，相对于现有R-2R电阻阶梯电路，可以显著减少R-2R DAC系统200的硅面积。图6示出根据本发明的一方面的R-2R DAC电路250的例子。R-2RDAC电路250包括接收10位数字输入信号DIG_IN的数字寄存器252。数字寄存器252可以是存储器结构(例如多种RAM结构中的任何一种)的一部分。因此，数字输入信号DIG_IN的每个位被存储在数字寄存器252的对应的存储器单元254中。在图6的例子中，数字寄存器252的存储器单元254被布置为从MSB〈9>到LSB〈0>。因此，每个存储器单元254存储与数字输入信号DIG_IN的相应10位中每一位的二进制值对应的数字位，在图6例子中示为B9到B。。R-2R DAC电路250还包括R-2R电阻阶梯电路256。R-2R电阻阶梯电路256包括多个电阻梯级258，电阻梯级258包括多个电阻器，在图6例子中示为“R”。作为例子，电阻器R可以是多晶硅电阻器(例如，薄膜电阻器)，每个电阻器具有大致相等的电阻值。在图6的例子中，R-2R电阻阶梯电路256包括二进制部分260和线性部分262。在二进制部分260中的电阻梯级258各自在中间节点257被单个电阻器R分隔，并且每个电阻梯级258包括在中间节点257与开关节点259之间的一对串联电阻器R。在线性部分262中的电阻梯级258也各自包括一对串联电阻器R。然而，在线性部分262中的每个电阻梯级258互连相应的开关节点259与DAC输出264。R-2R DAC电路250进一步包括开关电路266。开关电路266包括线性部分逻辑转换器268，其被配置为将对应于二进制代码格式的两个MSB位〈9>和位〈8>的位信号B9和B8转换为温度计代码格式的三个位信号B8A、B8B和B8。。具体地，线性部分逻辑转换器268包括与门270和或门272，其各自将接收位信号B9和B8作为输入。响应于位信号B9和B8,与门270生成位信号B8a，或门272生成位信号B8。。在图6例子中，位信号B8b被示为等同于位信号b9。开关电路266还包括多个驱动器273，其被配置为生成相应的开关信号S8A、S8B、S8C以及S7到Sc^开关信号S8A、S8B, S8c以及S7到Stl被提供到开关SW8A、SW8B、Sff8c以及SW7到Sff0中相应的一组。在图6的例子中，开关SW8A、SW8B、Sff8c以及SW7到SWtl被配置为将R-2R电阻阶梯电路256的每个电阻梯级258连接到高电压轨274 (在图6例子中示为具有电压V_)或低电压轨276 (在图6例子中示为地)中的一个。例如，开关信号S8A、S8B、S8C以及S7 到Stl的逻辑高二进制值激活相应的开关SW8A、SW8B、Sff8c以及SW7到SWtl，将相应的电阻梯级258耦合到高电压轨274。相反地，开关信号S8A、S8B, S8c以及S7到Stl的逻辑低二进制值激活相应的开关SW8A、SW8B、Sff8c以及SW7到SWtl，将相应的电阻梯级258耦合到低电压轨276。因此，基于电阻梯级258耦合到高电压轨274或低电压轨276，R-2R DAC电路250基于数字输入信号DIG_IN的数字值生成模拟输出电压VQUT。和上述类似，虽然所有电阻器R可以被制造为具有标称相同的电阻值，但是电路制造工艺和温度的变化会导致每个电阻器R的电阻匹配稍微变化。因此，例如对于给定的从一个数字值到另一个的转变，电阻器R的匹配变化会在模拟输出电压Votit幅值中产生DNL误差。然而，基于R-2R DAC电路250的线性部分262的配置，与上述图2和图3例子中的配置相比，相对于数字输入信号DIG_IN的其他位互斥切换MSB的二进制值的转变会贡献较小DNL误差。因此，线性部分262中的电阻器R的物理尺寸可以被制造成比图2例子中对应于R-2RDAC电路50的MSB的电阻梯级58的电阻器R更小。图7示出根据本发明一方面的展示图6例子的R-2R DAC电路250的MSB转变(SP〈9>转变)的图示300的例子。因此，在下列图7的描述中参考图6例子。图示300示出R-2R电阻阶梯电路256的第一原理表示302和第二原理表示303，每个原理表示具有与数字输入信号DIG_IN= ‘0111111111’对应的第一逻辑状态。图示300还示出R-2R电阻阶梯电路256的第三原理表示304，其具有与数字输入信号DIG_IN= ‘1000000000’数字值对应的第二逻辑状态。因此，图示300将数字输入信号DIG_IN的转变示为从数字值‘0111111111’到数字值‘1000000000’的改变。在图7的例子中，第一原理表示302示出电路305，在其中R-2R电阻阶梯电路256被配置为使得对应于开关信号S8a和S8b的电阻梯级258以及最右侧电阻梯级耦合到地，并且剩余的电阻梯级258耦合到电压VHrcH。因此，电路305的输出电压Vtm 3(15大致等于(VHIGH/2)-ILSB。第二原理表示303示出从电路305修改的电路306。具体地，通过将电路305的最右侧位置的电阻梯级与地断开，并将其连接到电压Vhiot，如箭头307所示，从而形成电路306。应当理解，电阻梯级从地到电压Vhiot的切换是电路105的理论操作，目的在于测量DNL误差，下面会更详细示出。然而，这种切换可以由实际电路器件实现，例如哑开关，其在R-2R电阻阶梯电路256正常操作期间，总是将电阻梯级耦合到地。由于最右侧电阻梯级从地切换到电压V_，与电路305相比，输出电压Vot增加一个LSB的电压。电路306示为简化的电路308，其中对应于开关信号S8a和S8b的电阻器2R(即，2R<8A>和2R<8B>)被示为并联在输出264和地之间。简化电路308还示出对应于开关信号S8c的电阻器2R<8D，其与集总电阻器2R<7:(i>并联在输出264和电压V_之间，集总电阻器2R<7:(i>等效于对应于位B7到Btl的开关信号S7到Stl的电阻梯级258。因为与电路305相比，电路306输出电压Vqut的幅值增加一个LSB的电压，所以若电阻器2R<7:q>、2R<8A>、2R<8B>与2R<8C>完全匹配，则输出电压将等于VHrcH/2。无论如何，电路306的输出电压Vtm 3(16可以恰当表述如下
,,2R<%A> i HR<1:0>、
'on ~ {2R<SA>/ /IR <7:0 >) + {2R<SB>/ /IR < SC >)應 公式 13第三原理表示304示出电路310，其中R-2R电阻阶梯电路256被配置为使得对应于开关信号S8a和S8b的电阻梯级258耦合到电压VHrcH，而剩余的电阻梯级258 (包括在电路310最右侧位置的电阻梯级)耦合到地。电路310被示为简化的电路312，其中对应于开关信号S8b和S8c的电阻器2R (即，2R<8B>和2R<8D)被示为并联在输出264和电压V_之间。简化电路312还示出对应于开关信号S8a的电阻器2R<8A>，其与集总电阻器2R<7:(i>并联在输出264和地之间，集总电阻器2R<7:(I>等效于开关信号S7到Stl的电阻梯级258。因此，若电阻器2R<7:(i>、2R<8A>、2R<8B>与2R<8C>完全匹配，则模拟输出电压Vot将同样具有V_/2的幅值。无论如何，电路310的输出电压Votjil31(|可以表述如下
—_2R<SA>//2R<U'>_om—Iio - ^2R<SA>//2R<SC>) + (2R<SB>/i2R<7:0>) mGH么式 14因此，如图7例子所示，在数字输入信号DIG_IN从‘0111111111’转变到‘ 1000000000’之后，电阻器2R<8B>和集总电阻器2R<7:(i>交换它们在地和电压Vhkh之间的连接。然而，2R<8A>与2R<8e>在转变前和转变后保持分别耦合到地和电压VHKH。应当理解，若所有电阻器完全匹配，则转变后(即，在第三原理表示304中示出的DIG_IN= ‘1000000000’)的模拟输出电压Vqut比转变前(即，在第一原理表示302中示出的DIG_IN= ‘0111111111’)的模拟输出电压Vot准确地大ILSB的模拟幅值。然而，基于电阻之间的失配，实际的转变步长会偏离准确的ILSB步长。实际步长和理想步长之间的误差是〈9>转变的DNL。具体地，在图7例子中示出的、从代码DIG_IN= ‘0111111111，到代码DIG_IN = “1000000000，的转变的DNL误差可以计算如下DNL<9>transi t ion-V0UT_AFTEE-V0UT_BEFQEE 公式 15公式15可以表述为，当输入代码DIG_IN从‘0111111111，转变到‘1000000000，时的实际步长幅值减去当输入代码DIG_IN从‘0111111111’转变到‘1000000000’的理想
步长幅值。因此，公式15可以重写如下- (^95T—31 - f OOT—305) + U* 公式 16= Fodt 310 — (V0vt_305 + 公式 I7= 310—Pokt—306 公式 18
权利要求
1.一种数模转换器系统，即DAC系统,其包括 电阻阶梯电路，其包括多个电阻器，所述多个电阻器具有大致相等的电阻值，并被布置在所述电阻阶梯电路的第一端和所述电阻阶梯电路的第二端之间的相应的多个电阻梯级中，所述电阻阶梯电路的第一端耦合到输出，所述电阻阶梯电路的第一端和第二端之间的所述多个电阻器的至少一部分具有如下物理尺寸，所述物理尺寸沿从所述电阻阶梯电路的第一端到所述电阻阶梯电路的第二端的方向是尺寸下降的；以及 开关电路，其被配置为基于数字输入信号的二进制值将所述多个电阻梯级中的每一个连接到第一电压和第二电压中的一个，以在所述输出处生成对应的模拟输出电压。
2.根据权利要求I所述的系统，其中所述多个电阻器的所述至少一部分是沿从所述电 阻阶梯电路的第一端到所述电阻阶梯电路的第二端的方向按2的幂尺寸下降的，下降到最小制造工艺尺寸。
3.根据权利要求I所述的系统，其中所述多个电阻梯级包括N个电阻梯级，其中N是对应于所述数字输入信号的位的数量N的正整数，所述数字输入信号包括范围从最高有效位即MSB到最低有效位即LSB的多个位。
4.根据权利要求3所述的系统，其中对应于所述数字输入信号的MSB的所述多个电阻梯级中相应一个中的每个电阻器具有如下物理尺寸，所述物理尺寸被配置为在所述数字输入信号在如下第一逻辑状态和如下第二逻辑状态之间的转变发生时，保持微分非线性即DNL误差大致是所述数字输入信号的LSB模拟幅值的预定分数部分，在所述第一逻辑状态中，所述MSB有效而所述数字输入信号的所有其他位无效，在所述第二逻辑状态中，所述MSB无效而所述数字输入信号的所有其他位有效。
5.根据权利要求I所述的系统，其中所述电阻阶梯电路包括与所述数字输入信号的多个最高有效位即MSB关联的线性部分，所述电阻阶梯电路的线性部分包括数目大于多个MSB的电阻梯级，以及 其中所述开关电路包括如下逻辑，所述逻辑被配置为在所述数字输入信号在任何可能的逻辑状态之间的转变发生时，保持所述线性部分的至少一个电阻梯级连接到所述第一电压，并且保持所述多个电阻梯级的部分的至少另一个电阻梯级连接到所述第二电压。
6.根据权利要求5所述的系统，其中所述多个MSB包括所述数字输入信号的N个MSB，其中N是正整数，并且其中所述逻辑包括逻辑门，所述逻辑门被配置为将对应于所述N个MSB的开关信号进行转换，以将对应于所述电阻阶梯电路的线性部分的(2N-1)个电阻梯级中的每一个同时连接到所述第一电压和所述第二电压中的一个。
7.根据权利要求6所述的系统，其中所述N的值等于2和3中的一个。
8.根据权利要求5所述的系统，其中所述电阻阶梯电路的线性部分的每个电阻器具有大致相等的物理尺寸。
9.根据权利要求I所述的系统，其中所述电阻阶梯电路进一步包括至少一个微调电阻梯级，所述至少一个微调电阻梯级响应于数字微调信号而连接到所述第一电压和所述第二电压中的一个，以将所述模拟输出电压的幅值调整所述数字输入信号的最低有效位的对应模拟幅值的一分数部分。
10.根据权利要求9所述的系统，其中所述多个电阻梯级中对应于所述数字输入信号的多个最高有效位即MSB的一部分的各个电阻器具有大致相等的物理尺寸。
11.根据权利要求I所述的系统，其中所述电阻阶梯电路包括R-2R电阻阶梯电路，在其中所述多个电阻梯级中的每一个包括所述多个电阻器中连接在所述开关系统和端节点之间的两个电阻器，所述多个电阻器中给定的一个电阻器互连至少一对相邻的电阻梯级的端节点。
12.一种包括权利要求I所述的DAC系统的逐次逼近寄存器即SAR模数转换器即ADC，所述SAR ADC包括SAR比较电路，所述SAR比较电路被配置为将所述模拟输出电压与模拟输入信号进行比较，以生成数字输出信号，作为所述模拟输入信号的数字表示，所述数字输出信号与所述DAC系统的所述数字输入信号对应。
13.一种R-2R数模转换器即DAC系统，其包括 数字寄存器，其被配置为接收具有多个X位的数字输入信号，其中X是正整数； R-2R电阻阶梯电路，其包括多个电阻器，所述多个电阻器具有大致相等的电阻值并且被布置在相应的多个电阻梯级中，所述多个电阻梯级中的每一个连接在开关节点和相应的第二节点之间，所述多个电阻梯级中的至少一对相邻的电阻梯级的第二节点由所述多个电阻器中的一个连接，所述R-2R电阻阶梯电路中的所述多个电阻器中的至少一部分具有如下物理尺寸，所述物理尺寸沿所述电阻阶梯电路的端之间的给定方向是尺寸下降的；以及 开关电路，其包括多个开关，所述多个开关被配置为响应于所述数字输入信号中的各个位，将所述多个电阻梯级中的每一个连接到第一电压和第二电压中的一个。
14.根据权利要求13所述的系统，其中所述多个电阻梯级包括X个电阻梯级，所述多个电阻梯级中的每一个与所述数字输入信号的X个位中相应的一个关联，并且 其中对应于所述数字输入信号的MSB的电阻梯级中的多个电阻器中的每一个具有如下物理尺寸，所述物理尺寸被配置为在所述数字输入信号从第一代码到下一个顺序代码的转变发生时，保持微分非线性即DNL误差是所述数字输入信号的LSB模拟幅值的一分数部分。
15.根据权利要求13所述的系统，其中所述R-2R电阻阶梯电路包括与所述数字输入信号的N个最高有效位即MSB关联的线性部分，其中N是正整数，并且 其中所述线性部分包括M个电阻梯级，其中M等于(2N-1 )，以及 其中所述开关电路包括逻辑转换器，所述逻辑转换器被配置为在所述数字输入信号在如下第一逻辑状态和如下第二逻辑状态之间的转变发生时，保持M个电阻梯级中的至少一个连接到所述第一电压，并且保持M个电阻梯级中的至少另一个连接到所述第二电压，在所述第一逻辑状态中，MSB有效而所述数字输入信号的所有其他位无效，在所述第二逻辑状态中，MSB无效而所述数字输入信号的所有其他位有效。
16.根据权利要求15所述的系统，其中与所述电阻阶梯电路的线性部分关联的每个电阻器具有大致相等的物理尺寸。
17.根据权利要求13所述的系统，其中所述多个电阻梯级中对应于所述数字输入信号的多个MSB的一部分的各个电阻器具有大致相等的物理尺寸，并且 其中所述R-2R电阻阶梯电路进一步包括至少一个微调电阻梯级，所述至少一个微调电阻梯级响应于加载到所述数字寄存器中的数字微调信号而被切换到所述第一电压和所述第二电压中一个，以将所述模拟输出电压的幅值调整所述数字输入信号的最低有效位即LSB的对应模拟幅值的一分数部分。
18.一种R-2R数模转换器即DAC系统，其包括 数字寄存器，其被配置为存储数字输入信号，所述数字输入信号具有范围从最高有效位即MSB到最低有效位即LSB的多个X位，其中X是正整数； 二进制R-2R电阻阶梯电路，其包括多个电阻梯级，所述多个电阻梯级中的每一个包括连接在相应的开关节点和相应的第二节点之间的一对串联电阻器，所述多个电阻梯级的至少几对相邻的电阻梯级的各个所述第二节点由互连电阻器互连，所述电阻阶梯电路中的所述串联电阻器和互连电阻器中的每一个具有大致相等的电阻值，所述多个电阻梯级中的至少一部分电阻梯级的所述串联电阻器和互连电阻器具有沿从MSB到LSB的方向减少的物理尺寸；以及 开关电路，其包括 多个驱动器，所述多个驱动器中的每一个被配置为基于所述数字寄存器中的数字输入信号的X位中相应一位的值生成开关信号；以及 多个开关，其被配置为基于所述多个驱动器中相应一个提供的开关信号，将所述多个电阻梯级中的每一个的开关节点连接到第一电压和第二电压中的一个，以在所述电阻阶梯电路的输出处生成模拟输出电压。
19.根据权利要求18所述的系统，其中所述R-2R电阻阶梯电路包括与所述数字输入信号的MSB中的N个关联的线性部分，其中N是正整数，以及 其中所述多个电阻梯级包括M个电阻梯级，其中M是等于(2n-1)的正整数，以及 其中所述开关电路包括逻辑转换器，所述逻辑转换器被配置为在所述数字输入信号在如下第一逻辑状态和如下第二逻辑状态之间的转变发生时，保持M个电阻梯级中的至少一个连接到所述第一电压，并且保持M个电阻梯级中的至少另一个连接到所述第二电压，在所述第一逻辑状态中，MSB有效而所述数字输入信号的所有其他位无效，在所述第二逻辑状态中，MSB无效而所述数字输入信号的所有其他位有效。
20.根据权利要求18所述的系统，其中所述多个电阻梯级中对应于所述数字输入信号的多个MSB的一部分的各个电阻器具有大致相等的物理尺寸，以及 其中所述R-2R电阻阶梯电路进一步包括至少一个微调电阻梯级，所述至少一个微调电阻梯级响应于加载到微调寄存器中的数字微调信号而连接到所述第一电压和所述第二电压中一个，以将所述模拟输出电压的幅值调整所述数字输入信号的LSB的对应模拟幅值的一分数部分。
全文摘要
本发明的一个实施例包括数模转换器(DAC)系统(10)。电阻阶梯电路(16)包括多个电阻器(20)，多个电阻器具有大致相等的电阻值并被布置在电阻阶梯电路的第一端和第二端之间的相应的多个电阻梯级(18)中。电阻阶梯电路的第一端可以耦合到输出，并且电阻阶梯电路的第一端和第二端之间的多个电阻器中的至少一部分可以具有如下物理尺寸，其沿从电阻阶梯电路的第一端到电阻阶梯电路的第二端的方向是尺寸下降的。开关电路(22)被配置为基于数字输入信号的二进制值，将多个电阻梯级(18)中的每一个连接到第一电压和第二电压中的一个，以在输出处生成对应的模拟输出电压。
文档编号H03M1/66GK102783033SQ201080065056
公开日2012年11月14日 申请日期2010年12月15日 优先权日2009年12月31日
发明者Q·李 申请人:德克萨斯仪器股份有限公司