专利名称：延迟电路和延迟信号的方法
技术领域：
本发明涉及半导体集成电路，更具体而言，涉及可用在半导体集成电路中的延迟电路。
背景技术：
延迟电路将输入信号延迟预定的时间，并输出所延迟的信号。在半导体装置中，延迟电路不可缺少地用在读出放大器中以保证数据稳定时间，以及用在非交叠时钟信号发生电路中。作为获得延迟信号的一种方法，通常采用RC延迟。在RC延迟机理中，基于诸如电阻和电容的阻抗元件的组合而将电流延迟。半导体存储装置的延迟电路由多个反相器端子彼此耦接的延迟电路构成。在实际的延迟电路中，用PMOS晶体管和NMOS晶体管串联耦接的CMOS (互补M0S)晶体管作为多个反相器端子。延迟电路除了 CMOS晶体管的结构以外还包括电容和电阻，使得输入信号通过RC延迟而被延迟并产生输出信号。图1是典型的延迟电路的图示。参见图1，延迟电路被配置为使得输入信号in经由包括电阻R和电容C的CMOS晶体管而被延迟、反相并输出，并且所得的信号经由具有相似结构的CMOS晶体管而被延迟、反相并输出，使得输入信号in最终被延迟并被输出作为输出信号out。延迟电路包括接收三个控制信号TCMO至TCM2以及这三个控制信号的反相信号TCMOB至TCM2B的NMOS晶体管和PMOS晶体管。通过借助于这些控制信号来控制要延迟的电流路径的电流量，可以控制延迟电路的延迟时间。在半导体装置的典型延迟电路中，由于诸如电阻和电容的阻抗元件占据相对较大的面积，因此半导体装置的集成度可能受到不利地影响。另外，随着半导体装置集成度越来越高，晶体管的特性趋向于随着PVT(pr0CeSS， voltage and temperature，工艺、电压和温度)而显著地改变。在如图1所示的延迟电路的情况中，由于可以根据流经晶体管的电流来控制延迟时间，因此与被实现为占据更大面积的延迟电路相比，延迟时间随着PVT变化而显著地改变。如果延迟时间因此而变得不稳定， 则可能会限制依照时序而输入/输出的信号的余量，并且可能会影响半导体装置的高速操作。
发明内容
因此，需要一种可以避免上述问题的半导体装置的改进的延迟电路。但应当理解的是，本发明的一些方面并不仅仅在于避免所述的问题。在以下的描述中，某些方面和实施例将是清楚的。应当理解的是这些方面和实施例仅是示例性的，并且从广义上来说，本发明在不具备这些方面和实施例中的一个或更多个特征的情况下也能实施。根据本发明的一个方面，一种延迟电路包括延迟单元，被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。根据本发明的另一个方面，一种延迟电路包括时钟倍乘单元，被配置为使时钟信号倍乘，并产生具有不同周期的多个倍乘时钟信号；延迟单元，被配置为通过与多个倍乘时钟信号同步来执行触发器操作而顺序地将输入信号延迟预定的时间间隔，并且产生多个第一延迟信号；以及选项单元，被配置为接收所述多个倍乘时钟信号、边沿触发所述多个第一延迟信号、基于一个或更多个选择信号来选择被边沿触发的多个第一延迟信号中的一个， 并输出第二延迟信号。根据本发明的再一个方面，一种用于将信号延迟的方法包括以下步骤接收时钟信号并产生具有不同周期的多个倍乘时钟信号；接收输入信号，顺序地与所述多个倍乘时钟信号同步来执行触发器操作多次，并产生多个第一延迟信号；响应于所述多个倍乘时钟信号而边沿触发所述多个第一延迟信号；以及输出被边沿触发的所述第一延迟信号中的一个作为第二延迟信号。根据本发明的又一个方面，一种半导体装置包括延迟电路。所述延迟电路又包括 延迟单元，被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及多路复用器，被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。
包含在本说明书中且构成本说明书的一部分的附图解释根据本发明的各个实施例，并且与说明书的描述一起用来解释本发明的原理。图1是典型的延迟电路的图示；图2是说明根据本发明的一个实施例的延迟电路的框图；图3是图2所示的延迟单元的详细框图；图4是说明图3所示的第一单独延迟部至第四单独延迟部的输入/输出信号的波形图；图5是说明图2所示的选项单元的一个实施例的电路图；图6是说明图2所示的选项单元的另一个实施例的电路图；图7是说明根据本发明的另一个实施例的延迟电路的框图；图8是图7所示的时钟倍乘单元的详细框图；图9是图7所示的延迟单元的具体框图；图10是图7和图9所示的延迟单元的详细框图；图11是说明图10所示的延迟单元中所包括的单独延迟级的输入/输出信号的波形图；图12是图7所示的选项单元的详细框图13是图12所示的边沿触发部的详细电路图；以及图14是图12所示的选择部的详细电路图。
具体实施例方式现在将详细参考根据本发明的示例性实施例和附图中所图示的实例。只要有可能，在全部附图中将使用相同的附图标记来表示相同或相似的部分。图2是说明根据本发明的一个实施例的延迟电路的框图。根据此实施例的延迟电路包括延迟单元100和选项单元200。延迟单元100被配置为接收时钟信号CLK、顺序地将输入信号延迟预定的时间间隔，并产生多个第一延迟信号delayl。在本说明书中，“选项单元”，包括选项单元200，被定义为是这样的电路组件它能够基于同样输入给它的一组选择信号来选择多个输入信号中的一个，并将所选择的输入信号输出给电路组件。具体而言，选项单元200被配置为基于一个或更多个选择信号sel来选择所述多个第一延迟信号delayl中的一个，并输出第二延迟信号out。从选项单元200 的电路图可以理解的是，选项单元200起到多路复用器的作用。具体而言，图2的选项单元是基于2比特的选择信号sel来选择两个输入中的一个的2X1多路复用器。由于延迟单元100基于时钟信号CLK而将输入信号顺序地延迟预定的时间间隔， 因此根据本发明的本实施例的延迟电路与典型的延迟电路相比对PVT变化的敏感度小。另外，由于被顺序地延迟了预定的时间间隔的所述多个第一延迟信号delayl相对于输入信号in具有不同的延迟时间，因此延迟电路可以基于选项单元200的选择信号sel而将通过延迟输入信号in而被产生为具有不同的延迟时间的所述第一延迟信号delayl中的一个输出作为第二延迟信号out。另外，选项单元200还可以附加地接收时钟信号CLK来对所述多个第一延迟信号 delayl执行边沿触发操作(edge triggering operation)，并基于选择信号sel将已经经历了边沿触发操作的所述多个第一延迟信号delayl中的一个输出作为第二延迟信号out。图3是图2所示的延迟单元100的详细框图。延迟单元100包括多个单独延迟部， 所述多个单独延迟部在它们的输入/输出关系方面为串联耦接。延迟单元100将各个单独延迟部所输出的信号之中的多个信号输出作为第一延迟信号delayl。单独延迟部与时钟信号CLK同步地执行对输入给它们的信号的触发器操作(flip-flop operation)。随着单独延迟部与时钟信号CLK同步地执行对输入给它们的信号的触发器操作，延迟单元100顺序地将输入信号延迟预定的时间间隔。图3例示出延迟单元100被配置为包括彼此相耦接的四个单独延迟部。在下文中，这四个单独延迟部将分别被称为第一单独延迟部110至第四单独延迟部140。四个单独延迟部110至140与时钟信号CLK同步地执行对输入给它们的信号的触发器操作，并输出所得的信号。可以通过现有技术中通常已知的触发器电路来配置这四个单独延迟部Iio至140。第一单独延迟部110被配置为接收输入信号in，与时钟信号CLK 同步地执行触发器操作，并输出第一触发器信号fl。第二单独延迟部120被配置为接收第一触发器信号fl，与时钟信号CLK同步地执行触发器操作，并输出第二触发器信号f2。第三单独延迟部130被配置为接收第二触发器信号f2、与时钟信号CLK同步地执行触发器操作、并输出第三触发器信号f3。第四单独延迟部140被配置为接收第三触发器信号f3、与时钟信号CLK同步地执行触发器操作、并输出第四触发器信号f4。这四个单独延迟部即第一单独延迟部110至第四单独延迟部140在它们的输入/输出关系方面为串联耦接。相应地，第一触发器信号Π是通过对输入信号in执行一次触发器操作而产生的信号，第二触发器信号f2是通过对输入信号in执行两次触发器操作而产生的信号，第三触发器信号f3是通过对输入信号in执行三次触发器操作而产生的信号，而第四触发器信号f4是通过对输入信号in执行四次触发器操作而产生的信号。包括第一单独延迟部110至第四单独延迟部140的延迟单元100输出这四个单独延迟部110至140的输出信号中的一个或更多个作为第一延迟信号delayl。例示的是，作为第二单独延迟部120和第四单独延迟部140的输出信号的第二触发器信号f2和第四触发器信号f4被输出作为第一延迟信号delayl。图4是说明图3所示的第一单独延迟部110至第四单独延迟部140的输入/输出信号的波形图。所述单独延迟部被配置为执行这样的触发器操作在所述触发器操作中，输入到所述单独延迟部的信号基于时钟信号CLK的下降沿定时而被输出。如上所述，第一单独延迟部110至第四单独延迟部140在它们的输入/输出关系方面为串联耦接。因此，第一触发器信号Π至第四触发器信号f4的波形具有被延迟了相同的时间间隔这样的模式。 延迟单元100将具有各自波形被延迟了相同的时间间隔这样模式的第一触发器信号fl至第四触发器信号f4中的一个或更多个输出，作为第一延迟信号delayl。示例性地示出了四个触发器信号Π至f4，要注意的是，可以根据相互耦接的单独延迟部的数量是多少来不同地改变触发器信号的数量。图5是说明图2所示的选项单元200的一个实施例的电路图。图5所示的选项单元200A包括第一与非门ND1、第二与非门ND2、以及第三与非门ND3。第一与非门NDl接收作为选择信号sel的第一选择信号sell和作为第一延迟信号delayl的第二触发器信号f2 并将它们执行与非操作，并且输出所得的信号。第二与非门ND2接收作为选择信号sel的第二选择信号sel2和作为第一延迟信号delayl的第四触发器信号f4并将它们执行与非操作，并且输出所得的信号。第三与非门ND3将第一与非门NDl和第二与非门ND2所输出的信号执行与非操作，并且输出第二延迟信号out。如果作为选择信号sel的第一选择信号sell和第二选择信号sel2中的一个被激活而被输入，则第二触发器信号f2和第四触发器信号f4中的相应信号可以被输出作为第二延迟信号out。因此，选项单元200A基于选择信号sel来选择具有不同延迟时间的触发器信号f2和f4中的一个，即多个第一延迟信号delayl中的一个，并且输出所选择的信号作为第二延迟信号out。图6是说明图2所示的选项单元200的另一个实施例的电路图。图6所示的选项单元200B与图5所示的选项单元200A操作相似。选项单元200B 还附加地接收时钟信号CLK以附加地对第一延迟信号delayl执行边沿触发操作。图6所示的选项单元200B包括第一与非门ND4、第二与非门ND5、以及第三与非门 ND6。第一与非门ND4接收时钟信号CLK、作为选择信号sel的第一选择信号sell以及作为第一延迟信号delayl的第二触发器信号f2并将它们执行与非操作，并且输出所得的信号。
第二与非门ND5接收时钟信号CLK、作为选择信号sel的第二选择信号sel2以及作为第一延迟信号delayl的第四触发器信号f4并将它们执行与非操作，并且输出所得的信号。第三与非门ND6将第一与非门ND4和第二与非门ND5所输出的信号执行与非操作，并且输出第二延迟信号out。如果作为选择信号sel的第一选择信号sell和第二选择信号sel2中的一个被激活而被输入，则第二触发器信号f2和第四触发器信号f4中的相应信号基于时钟信号CLK 而被边沿触发，并被输出作为第二延迟信号out。因此，选项单元200B基于选择信号sel来选择并边沿触发具有不同的延迟时间的触发器信号f2和f4中的一个、即多个第一延迟信号delayl中的一个，并且输出被边沿触发的信号作为第二延迟信号out。图2至图6所示的延迟电路操作如下。延迟单元100与时钟信号CLK同步地将输入信号顺序地延迟预定的时间间隔，并输出多个第一延迟信号delayl。选项单元200接收多个第一延迟信号delayl并基于选择信号sel来选择多个第一延迟信号delayl中的一个、或者边沿触发多个第一延迟信号delayl并选择被边沿触发的所述多个第一延迟信号 delayl中的一个，并且输出所选择的信号作为第二延迟信号out。与典型的延迟电路相比，图2至图6所示的根据本发明的实施例的延迟电路提供了以下优点。在典型的延迟电路中，输入信号根据晶体管的电流量通过RC延迟而被延迟， 并且延迟时间根据晶体管的电流量而受到控制。因此，如果晶体管的电流特性随着半导体装置的PVT (工艺、电压和温度)变化而改变，则延迟时间也会改变，并且可能会影响半导体装置的高速操作。在根据本发明的上述实施例的延迟电路中，输入信号in是通过基于时钟信号CLK执行触发器操作而被延迟的。在这点上，由于时钟信号CLK是相对较少地受到半导体特性影响的稳定信号，因此可以使延迟时间稳定。尤其是，在接收外部时钟信号并将外部时钟信号用作所述时钟信号CLK的情况下，可以提高稳定性。因此，与典型的延迟电路相比，根据本发明的上述实施例的延迟电路适合用于半导体装置的高速操作。图7是说明根据本发明的另一个实施例的延迟电路的框图。根据本发明的另一个实施例的延迟电路包括时钟倍乘单元300、延迟单元400和选项单元500。时钟倍乘单元300被配置为接收时钟信号CLK，并输出具有不同周期的多个倍乘时钟信号CLK_v。延迟单元400被配置为通过与所述多个倍乘时钟信号CLK_v同步地执行触发器操作来顺序地将输入信号延迟预定的时间间隔，并产生多个第一延迟信号delayl。选项单元500被配置为接收倍乘时钟信号CLK_v、将第一延迟信号delayl边沿触发、基于一个或更多个选择信号sel来选择被边沿触发的所述多个第一延迟信号delayl中的一个，并且输出第二延迟信号out。与图2所示的通过与时钟信号CLK同步地执行触发器操作来实现延迟的延迟电路不同的是，由于图7所示的延迟电路与倍乘时钟信号CLK_v同步地执行触发器操作，因此可以减少针对期望的延迟时间所需的触发器操作次数。例如，当假设延迟电路的单独延迟部每次与时钟信号CLK同步地执行触发器操作会延迟1ns，则当单独延迟部与周期被设置为是时钟信号CLK的周期的4倍的倍乘时钟信号CLK_v同步地执行触发器操作时会延迟^s。当需要使用与时钟信号CLK同步地执行触发器操作的单独延迟部来实现总共40ns的延迟时间时，应执行40次触发器操作，并且需要40个串联耦接的单独延迟部。但是，当使用与周期被设置是时钟信号CLK的周期的4倍的倍乘时钟信号CLK_v同步地执行触发器操作的单独延迟部时，应执行10次触发器操作，并且需要10个串联耦接的单独延迟部。由于通过触发器操作的延迟特性的缘故，如果时钟周期长，则可以延长延迟时间。因此，通过与取代时钟信号CLK的倍乘时钟信号CLK_v同步地执行触发器操作，可以减少针对期望的延迟时间所需的触发器操作次数和所需的面积。图8是图7所示的时钟倍乘单元300的详细框图。时钟倍乘单元300包括一个或更多个单独倍乘部。每个单独倍乘部使输入给它的信号的周期延长，并且输出所得的信号。时钟倍乘单元300输出时钟信号CLK和单独倍乘部所输出的信号中的一个或更多个，作为倍乘时钟信号CLK_v。图8例示了包括两个单独倍乘部，所述两个单独倍乘部中的每个将时钟周期增加到两倍。这两个单独倍乘部分别被称为第一单独倍乘部310和第二单独倍乘部320。图8所示的第一单独倍乘部310和第二单独倍乘部320中的每个将输入给它的信号的周期延长到两倍，并输出所得的信号。第一单独倍乘部310被配置为接收时钟信号 CLK,将时钟信号CLK的周期延长到两倍，并输出第一时钟信号CLK_X2。第二单独倍乘部320 被配置为接收第一时钟信号CLK_X2，将第一时钟信号CLK_X2的周期延长到两倍，即将时钟信号CLK的周期延长到四倍，并输出第二时钟信号CLK_X4。时钟倍乘单元300输出时钟信号CLK、第一时钟信号CLK_X2以及第二时钟信号CLK_X4作为倍乘时钟信号CLK_v。可以利用本领域中通常已知的触发器电路来配置第一单独倍乘部310和第二单独倍乘部320，所述第一单独倍乘部310和第二单独倍乘部320中的每个将输入给它的信号的周期延长到两倍并输出所得的信号。图9是图7所示的延迟单元400的具体框图。图11是说明图7至图9所示的延迟电路的主要信号的波形图。延迟单元400包括脉冲发生部410和脉冲延迟部420。脉冲发生部410被配置为控制输入信号in的脉冲宽度，并且输出脉冲信号pulse。 脉冲延迟部420被配置为通过与倍乘时钟信号CLK_v同步地执行触发器操作而顺序地将脉冲信号pulse延迟预定的时间间隔。脉冲延迟部420与倍乘时钟信号CLK_v同步地执行对输入给它的信号的触发器操作。脉冲发生部410控制输入信号in的脉冲宽度并输出脉冲信号pulse，使得脉冲延迟部 420能够执行触发器操作。具体而言，如果输入信号in的激活时间段比倍乘时钟信号CLK_ ν的周期的一半短，那么由于脉冲延迟部420是与倍乘时钟信号CLK_v同步地执行触发器操作，则不能实现输入信号in的延迟。图11的时序示了第一时钟信号CLK_X2和第二时钟信号CLK_X4的高电平宽度比输入信号in的脉冲宽度宽。由于输入信号in的脉冲宽度比第一时钟信号CLK_X2的下降沿之间的宽度窄，并且比第二时钟信号CLK_X4的下降沿之间的宽度窄，因此当与第一时钟信号CLK_X2和第二时钟信号CLK_X4同步地执行对输入信号in的触发器操作时，输入信号in的信息消失。于是，为了能够与倍乘时钟信号CLK_v同步地执行触发器操作，需要控制输入信号in的宽度。脉冲发生部410控制输入信号in的宽度并输出脉冲信号pulse，使得触发器操作能够与倍乘时钟信号CLK_v同步地执行。
脉冲延迟部420通过与倍乘时钟信号CLK_v同步地执行触发器操作而顺序地将脉冲信号pulse延迟预定的时间间隔，并输出多个第一延迟信号delayl。图10是图7和图9所示的延迟单元400的详细框图。如图9所示，延迟单元400包括脉冲发生部410和脉冲延迟部420。脉冲发生部410包括多个单独脉冲发生级，所述多个单独脉冲发生级与倍乘时钟信号CLK_v同步地执行对输入给它们的信号的触发器操作，并且所述多个单独脉冲发生级在它们的输入/输出关系方面为串联耦接。图10例示出脉冲发生部410包括两个单独脉冲发生级。这两个单独脉冲发生级被称为第一单独脉冲发生级411和第二单独脉冲发生级 412。第一单独脉冲发生级411被配置为与时钟信号CLK同步地执行对输入信号in的触发器操作，并且输出第一脉冲信号pl。图11的波形图中示出了输入信号in和第一脉冲信号Pl的波形。第二单独脉冲发生级412被配置为与第一时钟信号CLK_X2同步地执行对第一脉冲信号Pl的触发器操作，并输出脉冲信号pulse。图11的波形图中示出了第一脉冲信号 Pl和脉冲信号pulse的波形。输入信号in由脉冲发生部410控制其脉冲宽度，以这样的方式使得触发器操作能够与倍乘时钟信号CLK_v同步地执行，并且输入信号in被输出作为脉冲信号pulse。脉冲延迟部420包括多个单独延迟级，所述多个单独延迟级与多个倍乘时钟信号 CLK_v同步地执行对输入给它们的信号的触发器操作，并且所述多个单独延迟级在它们的输入/输出关系方面为串联耦接。图10例示了脉冲延迟部420包括十个单独延迟级。这十个单独延迟级将会被称为第一单独延迟级421至第十单独延迟级430。第一单独延迟级421至第十单独延迟级430与作为倍乘时钟信号CLK_v的第二时钟信号CLK_X4同步地执行对输入给它们的信号的触发器操作，并输出所得的信号。由于第二时钟信号CLK_X4具有比时钟信号CLK和第一时钟信号CLK_X2长的周期，因此与时钟信号CLK和第一时钟信号CLK_X2相比延迟程度更大。第一单独延迟级421被配置为接收脉冲信号pulse，与第二时钟信号CLK_X4同步地执行触发器操作，并且输出第一触发器信号 Π_Χ4。第二单独延迟级422被配置为接收第一触发器信号f 1_Χ4，与第一触发器信号Π_ Χ4同步地执行触发器操作，并且输出第二触发器信号f2_X4。与第一单独延迟级421和第二单独延迟级422相同，第三单独延迟级423至第十单独延迟级430被配置为与第二时钟信号CLK_X4同步地执行触发器操作，并且第三单独延迟级423至第十单独延迟级430在它们的输入/输出关系方面为串联耦接。第三单独延迟级423至第十单独延迟级430输出第三触发器信号f3_X4至第十触发器信号f 10_X4。以此方式，这十个单独延迟级、即第一单独延迟级421至第十单独延迟级430在它们的输入/输出关系方面为串联耦接。延迟单元 400输出这十个单独延迟级421至430的输出信号中的一个或更多个作为所述多个第一延迟信号delayl。例示的是作为第三单独延迟级423和第十单独延迟级430的输出信号的第三触发器信号f3_X4和第十触发器信号flO_X4被输出作为所述多个第一延迟信号delayl。虽然图10所示的延迟单元400与图3所示的延迟单元100 —样包括输入/输出关系为串联耦接的单独延迟级，但图10所示的延迟单元400与图3所示的延迟单元100的不同之处在于单独延迟级的触发器操作是与倍乘时钟信号CLK_v同步地执行的。由于倍乘时钟信号CLK_v可以被设置成具有比时钟信号CLK长的周期，因此图9所示的延迟单元400与图3所示的延迟单元100相比能够通过减少了次数的触发器操作即利用减少了的面积而实现有效的延迟。图11示出了基于输入信号in的内部信号pi、pulse、以及fl_X4至flO_X4的波形。图11示出单独延迟级被配置为执行D触发器操作并且输入到单独延迟级的信号基于倍乘时钟信号CLK_v的下降沿定时而被输出的情况。如上所述，脉冲发生部410的两个单独脉冲发生级411和412以及脉冲延迟部420的单独延迟级421至430在它们的输入 /输出关系方面为串联耦接。另外，第一单独脉冲发生级411基于时钟信号CLK执行触发器操作，第二单独脉冲发生级412基于第一时钟信号CLK_X2执行触发器操作，并且第一单独延迟级421至第十单独延迟级430基于第二时钟信号CLK_X4执行触发器操作。根据这个事实，当观察图11所示的输出信号Pi、pulse以及fl_X4至flO_X4的波形时，可以看出脉冲信号pulse相对于第一脉冲信号pi的延迟程度比第一脉冲信号Pl相对于输入信号in的延迟程度大。而且，可以看出第一触发器信号fl_X4相对于脉冲信号pulse的延迟程度比脉冲信号pulse相对于第一脉冲信号pi的延迟程度大。由于触发器操作是与相同的第二时钟信号CLK_X4同步地执行的，因此第一触发器信号fl_X4至第十触发器信号flO_X4的延迟程度彼此相同。以此方式，由于这一事实，即，图10所示的延迟单元400与图3所示的延迟单元100相比而言是与具有更长周期的时钟信号同步地执行触发器操作，因此可以通过减少所需的触发器操作的次数和所需的面积来实现延迟。示例性地图示了内部输出信号 pi、pulse以及fl_X4至flO_X4，能够理解的是，内部输出信号可以根据耦接的单独脉冲发生级和单独延迟级的数量而改变。图12是图7所示的选项单元500的详细框图。选项单元500包括边沿触发部510和选择部520。边沿触发部510被配置为接收倍乘时钟信号CLK_v和多个第一延迟信号delayl、 对第一延迟信号delayl执行边沿触发操作，并输出受控延迟信号delay_C。正如从图11中可以看出的，多个第一延迟信号delayl具有比时钟信号CLK长得多的脉冲宽度。边沿触发部510边沿触发具有长的脉冲宽度的多个第一延迟信号delayl，从而可以易于使用它们。选择部520被配置为接收受控延迟信号delay_C和选择信号sel、从受控延迟信号 delay_c之中选择一个，并输出第二延迟信号out。如上所述，多个第一延迟信号delayl构成延迟单元400中所包括的单独延迟级的输出信号的一部分，并且被边沿触发部510边沿触发。选择部520选择受控延迟信号delay_ c中的一个，并输出第二延迟信号out。图13是图12所示的边沿触发部510的详细电路图。边沿触发部510包括第一与门AND1、第二与门AND2和第三与门AND3。第一与门 ANDl接收第一延迟信号delayl和第二时钟信号CLK_X4并对它们执行与操作，并且输出所得的信号。第二与门AND2对从第一与门ANDl输出的信号和第一时钟信号CLK_X2执行与操作，并输出所得的信号。第三与门AND3对从第二与门AND2输出的信号和时钟信号CLK 执行与操作，并输出受控延迟信号delay_C。如上所述，由于延迟单元400的内部信号之中的第一触发器信号至第十触发器信号是通过与第二时钟信号CLK_X4同步地执行触发器操作而产生的，因此正如从图11可以看出的，它们具有这样的波形，其中高电平时间段比时钟信号CLK长很多。所述多个第一延迟信号delayl通过边沿触发部510的第一与门ANDl至第三与门AND3的操作而被边沿触发，使得它们的高电平时间段被触发为与时钟信号CLK 的高电平时间段相同，并且被输出作为受控延迟信号delay_C。图14是图12所示的选择部520的详细电路图。选择部520包括第一与非门ND7至第三与非门ND9。第一与非门ND7接收作为受控延迟信号delay_C的第三受控延迟信号f3_c以及作为选择信号sel的第一选择信号 sell并将它们执行与非操作，并且输出所得的信号。第二与非门ND8接收作为受控延迟信号delay_C的第十受控延迟信号fl0_c以及作为选择信号sel的第二选择信号sel2并将它们执行与非操作，并且输出所得的信号。第三与非门ND9接收第一与非门ND7和第二与非门ND8所输出的信号并将它们执行与非操作，并且输出第二延迟信号out。选择部520通过第一与非门ND7至第三与非门ND9的操作基于选择信号scl来选择受控延迟信号delay_ c中的一个，并且输出第二延迟信号out。图7至图13所示的延迟单元的操作如下。时钟倍乘单元300接收时钟信号CLK 并产生具有不同周期的多个倍乘时钟信号CLK_v。在延迟单元400中，脉冲发生部410控制输入信号in的脉冲宽度，并输出脉冲信号pulse，而脉冲延迟部420通过与倍乘时钟信号CLK_v同步地执行触发器操作来实现延迟，并输出多个第一延迟信号delayl。选项单元 500的边沿触发部510将第一延迟信号delayl边沿触发并输出受控延迟信号delay_C。选项单元500的选择部520选择受控延迟信号delay_C中的一个并输出第二延迟信号out。图7至图13所示的延迟电路与图2至图6所示的延迟电路相比提供了具以下优点。图7至图13所示的延迟电路包括时钟倍乘单元300，产生具有不同周期的多个倍乘时钟信号CLK_v，并基于多个倍乘时钟信号CLK_v来执行触发器操作。如果基于具有较长的周期的时钟信号来执行触发器操作，则由于延迟时间被延长，因此针对相同的延迟时间所需的触发器操作的次数可以减少。触发器操作的次数的减少意味着所需的单独延迟级的数量的减少，其结果是面积的减小。随着期望的延迟时间变长，通过基于倍乘时钟信号CLK_v 来执行触发器操作而获得的优势变得更大。当然，根据图7至图13所示的本发明的实施例的延迟电路相比于典型的延迟电路而言所提供的优点在于，由于延迟是基于倍乘时钟信号 CLK_v来实现的，因此即使在有PVT变化时也可以稳定地获得延迟时间。图8所示的时钟倍乘单元300被例示为接收时钟信号CLK并产生具有时钟信号 CLK的周期的4倍的周期的第二时钟信号CLK_X4。这是考虑到输入信号的下一个激活不在4个时钟内出现这一情况而设置的。应考虑输入信号in的激活时刻来设置倍乘时钟信号CLK_v的最大周期。这是由于对半导体存储装置的预充电信号发生器而言规定tRRD(激活到激活时间)不应在4个时钟内。应将时钟倍乘单元300所产生的并由延迟单元400和选项单元500使用的倍乘时钟信号CLK_v设置为最大为时钟信号CLK的周期的4倍。随着 tRRD变长，可以将倍乘时钟信号CLK_v的周期设置得更长，并且将会改善上述的面积减小效果。另外，当需要在预充电信号发生器中使用根据本发明的延迟电路时，输入信号in可以包括内部命令信号，并且第二延迟信号out可以包括预充电信号。虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的延迟电路及延迟信号的方法不应当限于描述的实施例。确切地说，本文所述的延迟电路及延迟信号的方法应当仅由所附权利要求书与以上说明书和附图相结合来限定。
权利要求
1.一种延迟电路，包括延迟单元，所述延迟单元被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，所述选项单元被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。
2.如权利要求1所述的延迟电路，其中，所述延迟单元包括多个单独延迟部，所述多个单独延迟部与所述时钟信号同步地对输入给所述多个单独延迟部的信号执行触发器操作且所述多个单独延迟部串联耦接，并且所述延迟单元将分别从所述单独延迟部输出的信号中的多个信号输出作为所述第一延迟信号。
3.如权利要求2所述的延迟电路，其中，所述选项单元被配置为接收所述时钟信号以对所述多个第一延迟信号执行边沿触发操作，并且基于所述选择信号将已经历了所述边沿触发操作的所述多个第一延迟信号中的一个输出作为所述第二延迟信号。
4.如权利要求1所述的延迟电路，其中，所述输入信号包括半导体存储装置的内部命令信号，并且所述第二延迟信号包括预充电信号。
5.一种延迟电路，包括时钟倍乘单元，所述时钟倍乘单元被配置为将时钟信号倍乘，并产生具有不同周期的多个倍乘时钟信号；延迟单元，所述延迟单元被配置为通过与所述多个倍乘时钟信号同步地执行触发器操作而顺序地将输入信号延迟预定的时间间隔，并且产生多个第一延迟信号；以及选项单元，所述选项单元被配置为接收所述多个倍乘时钟信号、边沿触发所述多个第一延迟信号、基于一个或更多个选择信号来选择被边沿触发的所述多个第一延迟信号中的一个，并输出第二延迟信号。
6.如权利要求5所述的延迟电路，其中，所述时钟倍乘单元包括一个或更多个单独倍乘部，所述一个或更多个单独倍乘部使输入于所述一个或更多个单独倍乘部的信号的周期延长并输出所得的信号，且所述一个或更多个单独倍乘部在它们的输入/输出关系方面为串联耦接，并且所述时钟倍乘单元将所述时钟信号和分别从所述单独倍乘部输出的信号中的一个或更多个输出作为所述倍乘时钟信号。
7.如权利要求6所述的延迟电路，其中，所述单独倍乘部通过执行触发器操作来使输入于所述单独倍乘部的信号的周期延长。
8.如权利要求7所述的延迟电路，其中，所述多个倍乘时钟信号的周期比从所述输入信号输入的时刻到下一个输入信号输入的时刻之间的时间间隔短。
9.如权利要求5所述的延迟电路，其中，所述延迟单元包括脉冲发生部，所述脉冲发生部被配置为基于所述多个倍乘时钟信号来控制所述输入信号的脉冲宽度，并且输出脉冲信号；以及脉冲延迟部，所述脉冲延迟部被配置为通过与所述多个倍乘时钟信号同步地执行触发器操作而顺序地将所述脉冲信号延迟所述预定的时间间隔。
10.如权利要求9所述的延迟电路，其中，所述脉冲发生部包括多个单独脉冲发生级， 所述多个单独脉冲发生级与所述多个倍乘时钟信号同步地执行触发器操作且所述多个单独脉冲发生级串联耦接，并且所述脉冲发生部通过控制所述输入信号的所述脉冲宽度而输出所述脉冲信号。
11.如权利要求9所述的延迟电路，其中，所述脉冲延迟部包括多个单独延迟级，所述多个单独延迟级与所述多个倍乘时钟信号同步地执行对输入于所述多个单独延迟级的信号的触发器操作且所述多个单独延迟级串联耦接，并且所述脉冲延迟部将分别从所述多个单独延迟级输出的信号之中的多个信号输出作为所述多个第一延迟信号。
12.如权利要求5所述的延迟电路，其中，所述选项单元包括边沿触发部，所述边沿触发部被配置为接收所述多个第一延迟信号和所述多个倍乘时钟信号、执行边沿触发操作，并且输出受控延迟信号；以及选择部，所述选择部被配置为基于所述选择信号来选择所述受控延迟信号中的一个， 并且输出所述第二延迟信号。
13.如权利要求5所述的延迟电路，其中，所述输入信号包括半导体存储装置的内部命令信号，并且所述第二延迟信号包括预充电信号。
14.一种延迟信号的方法，包括以下步骤响应于时钟信号而产生具有不同周期的多个倍乘时钟信号；接收输入信号、与所述多个倍乘时钟信号同步地顺序地执行触发器操作多次，并产生多个第一延迟信号；响应于所述多个倍乘时钟信号来边沿触发所述多个第一延迟信号；以及将被边沿触发的所述第一延迟信号中的一个输出作为第二延迟信号。
15.如权利要求14所述的方法，其中，产生所述多个第一延迟信号的步骤包括以下步骤接收所述输入信号、与所述多个倍乘时钟信号同步地执行触发器操作，并且产生脉冲信号；以及与所述多个倍乘时钟信号中的一个同步地对所述脉冲信号执行触发器操作，并且产生所述多个第一延迟信号。
16.如权利要求15所述的方法，其中，所述多个倍乘时钟信号中的所述一个是所述多个倍乘时钟信号之中具有最长周期的倍乘时钟信号。
17.如权利要求16所述的方法，其中，所述延迟信号的方法被重复地执行，并且所述多个倍乘时钟信号中的所述一个的周期比从所述输入信号输入的时刻到下一个输入信号输入的时刻之间的时间间隔短。
18.如权利要求14所述的方法，其中，产生所述多个倍乘时钟信号的步骤包括以下步骤对所述时钟信号执行触发器操作，并产生具有所述时钟信号周期的两倍的周期的第一倍乘时钟信号；以及对所述第一倍乘时钟信号执行触发器操作，并产生具有所述时钟信号周期的四倍的周期的第二倍乘时钟信号。
19.如权利要求18所述的方法，其中，边沿触发所述多个第一延迟信号的步骤包括以下步骤a、将所述多个第一延迟信号与所述第二倍乘时钟信号执行与操作；b、将步骤a中所产生的信号与所述第一倍乘时钟信号执行与操作；以及 C、将步骤b中所产生的信号与所述时钟信号执行与操作。
20.—种包括延迟电路的半导体装置，所述延迟电路包括延迟单元，所述延迟单元被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及多路复用器，所述多路复用器被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。
21.如权利要求20所述的半导体装置，其中，所述延迟单元包括多个单独延迟部，所述多个单独延迟部与所述时钟信号同步地对输入于所述单独延迟部的信号执行触发器操作且所述多个单独延迟部串联耦接，并且所述延迟单元将分别从所述单独延迟部输出的信号中的多个信号输出作为所述第一延迟信号。
全文摘要
本发明公开了一种延迟电路，包括延迟单元，被配置为接收时钟信号，顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，被配置为基于一个或更多个选择信号来选择多个第一延迟信号中的一个，并且输出第二延迟信号。
文档编号H03K5/15GK102170279SQ20111002927
公开日2011年8月31日 申请日期2011年1月27日 优先权日2010年2月25日
发明者李锺天, 边相镇, 高在范 申请人:海力士半导体有限公司