专利名称：具有过激励电路的运算放大器及其方法
技术领域：
接下来的公开涉及一种包括过激励电路的运算放大器，更具体地讲，涉及一种包括过激励电路的运算放大器，所述过激励电路能够当RC延迟时间更大时通过输出比目标电压更高的电压来在操作时间内达到目标电压。
背景技术：
通常，具有两个输入端子和一个输出端子的运算放大器是用于放大两个输入端子的电压之间的差的放大器。运算放大器的输入端子被配置为差分放大器，并且由于可通过使用运算放大器来配置用于执行四个基本算术运算的电路，因此在运算符的意义上其被称为“运算放大器”。实际上，运算放大器具有非常高的电压增益和输入阻抗以及非常小的输出阻抗。图1示出一般运算放大器，图2是运算放大器的时序图。参照图1和图2，输入电压Vin被施加到运算放大器10的输入端子(+)，并且输入端子(_)连接到输出端子Vout。电阻器Rd和电容器Cd连接到输出端子Vout。当具有特定电平的输入电压Vin被施加到输入端子(+)时，从输出端子Vout输出已经被放大为具有特定电平的输入电压Vin。运算放大器10可应用于液晶显示器(IXD)的数据驱动芯片，并且在这种情况下， 运算放大器10被包括在数据驱动芯片的输出端子中。在数据驱动芯片中，运算放大器10 被用作将输入电压输出到数据线的模拟缓冲器，并在这种情况下，考虑到等同电路，数据线包括高负载(例如，电阻器Rd和电容器Cd)。这样进行设计运算放大器的电压具有足够高的转换速率(slew rate)以允许电容器的输出端子Cout的电压在操作时间T内达到目标电压Vt。这里，转换速率是表示输出电压相对于输入电压增加多快的温度计，也被称为输出电压的“增加率”。然而，在这种情况下，当由于连接到运算放大器的输出端子的电阻器Rd和电容器 Cd的值大，故RC延迟时间相对大而操作时间T相对小时，不论运算放大器的转换速率多快， RC延迟时间都很大，因此在确定的操作时间T内输出端子Cout的电压不能达到目标电压 Vt。
发明内容
在一个总体方面，提供一种运算放大器，包括过激励电路，过激励电路包括第一输入端子、第二输入端子和输出端子，输入电压被施加到第一输入端子，第二输入端子连接到输出端子，施加到第一输入端子的输入电压被过激励以具有特定电平以被输出到输出端子，所述运算放大器包括第一过激励单元和第二过激励单元，被配置以分别在上升沿和下降沿执行过激励操作。运算放大器可包括第一级单元，包括第一输入端子、第二输入端子和输出端子， 第一级单元被配置以提供第一偏置电流；第一过激励单元，连接到第一级单元，第一过激励单元被配置以提供用于在上升沿执行过激励操作的补偿电流；第二过激励单元，连接到第一级单元，第二过激励单元被配置以提供用于在下降沿执行过激励操作的补偿电流；缓冲器单元，连接到第一过激励单元和第二过激励单元，缓冲器单元被配置以提供输出电压。在运算放大器中，第一级单元可包括第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管，第一 PMOS晶体管包括栅极，连接到输入端子；源极；连接到第一电流源；漏极，连接到第一节点；第二 PMOS晶体管包括栅极，连接到输出端子；源极，连接到第一电流源；漏极，连接到第二节点；第一NMOS晶体管包括栅极，连接到输入端子；源极，连接到第二电流源；漏极，连接到第三节点；第二 NMOS晶体管包括栅极，连接到输出端子；源极，连接到第二电流源；漏极，连接到第四节点。在运算放大器中，第一过激励单元可包括第三PMOS晶体管和第四PMOS晶体管， 第三PMOS晶体管包括栅极，被施加第一偏置电压；源极，被施加驱动电压；漏极，连接到第五节点；第四PMOS晶体管包括栅极，连接到第六节点；源极，连接到第五节点；漏极，连接到第四节点。在运算放大器中，第一过激励单元可包括第一开关，第一开关包括连接到第四 PMOS晶体管的漏极的一端；连接到第四节点的另一端。在运算放大器中，响应于第一开关接通，运算放大器可被配置以在下降沿执行过激励操作。在运算放大器中，第二过激励单元可包括第三NMOS晶体管和第四NMOS晶体管， 第三NMOS晶体管包括栅极，连接到第七节点；源极，连接到第八节点；漏极，连接到第二节点；第四NMOS晶体管包括栅极，被施加第二偏置电压；源极，连接到地电压；漏极，连接到第八节点。在运算放大器中，第二过激励单元可包括第二开关，第二开关包括连接到第二节点的一端；连接到第三NMOS晶体管的漏极的另一端。在运算放大器中，响应于第二开关接通，运算放大器可被配置以在下降沿执行过激励操作。在运算放大器中，缓冲器单元可包括CMOS型晶体管。在运算放大器中，缓冲器单元可包括第五PMOS晶体管和第五NMOS晶体管，第五 PMOS晶体管包括栅极，连接到第六节点；源极，被施加驱动电压；漏极，连接到输出端子； 第五NMOS晶体管包括栅极，连接到第七节点；源极，连接到地电压；漏极，连接到输出端子。在运算放大器中，缓冲器单元可包括NMOS型晶体管。在运算放大器中，缓冲器单元可包括第六NMOS晶体管和第七NMOS晶体管，第六 NMOS晶体管包括栅极，连接到第六节点；漏极，被施加驱动电压；源极，连接到输出端子； 第七NMOS晶体管包括栅极，连接到第七节点；源极，连接到地电压；漏极，连接到输出端子。运算放大器可还包括电压检测单元，位于缓冲器单元和第一过激励单元之间，电压检测单元被配置以操作第一过激励单元。在运算放大器中，电压检测单元可包括第六PMOS晶体管和第八NMOS晶体管，第六PMOS晶体管包括栅极，被施加第三偏置电压；源极，被施加驱动电压；漏极，连接到第四PMOS晶体管的栅极；第八NMOS晶体管包括栅极，连接到第六节点；源极，连接到输出端子；漏极，连接到第四PMOS晶体管的栅极。在运算放大器中，响应于缓冲器单元包括NMOS型晶体管，第一过激励单元可还被配置为这样操作运算放大器被配置以在上升沿执行过激励操作。在运算放大器中，缓冲器单元可包括PMOS型晶体管。在运算放大器中，缓冲器单元包括第七PMOS晶体管和第八PMOS晶体管，第七 PMOS晶体管包括栅极，连接到第六节点；源极，被施加驱动电压；漏极，连接到输出端子； 第八PMOS晶体管包括栅极，连接到第七节点；漏极，连接到地电压；源极，连接到输出端子。运算放大器可还包括电压检测单元，位于缓冲器单元和第二过激励单元之间，电压检测单元被配置以操作第二过激励单元。在运算放大器中，电压检测单元可包括第九PMOS晶体管和第九NMOS晶体管， 第九PMOS晶体管包括栅极，连接到第七节点；源极，连接到输出端子；漏极，连接到第三 NMOS晶体管的栅极；第九NMOS晶体管包括栅极，被施加第四偏置电压；源极，被施加地电压；漏极，连接到第三NMOS晶体管的栅极。在运算放大器中，响应于缓冲器单元包括PMOS型晶体管，第二过激励单元可还被配置为这样操作运算放大器被配置以在下降沿执行过激励操作。在另一总体方面中，提供了一种运算放大器，包括过激励电路，过激励电路包括 第一输入端子，配置以接收输入电压；第二输入端子，配置以接收输入电压；输出端子，第二输入端子连接到输出端子，施加到第一输入端子的输入电压被过激励为具有特定电平以被输出到输出端子；第一过激励单元，配置以在上升沿执行过激励操作；第二过激励单元， 配置以在下降沿执行过激励操作。在另一总体方面中，提供了一种运算放大器的方法，所述运算放大器包括过激励电路，过激励电路包括第一输入端子、第二输入端子和输出端子，输入电压被施加到第一输入端子，第二输入端子连接到输出端子，施加到第一输入端子的输入电压被过激励为具有特定电平以被输出到输出端子，所述方法包括采用第一过激励单元和第二过激励单元以分别在上升沿和下降沿执行过激励操作。所述方法可还包括采用包括第一输入端子、第二输入端子和输出端子的第一级单元提供第一偏置电流；采用连接到第一级单元的第一过激励单元提供用于在上升沿执行过激励操作的补偿电流；采用连接到第一级单元的第二过激励单元提供用于在下降沿执行过激励操作的补偿电流；采用连接到第一过激励单元和第二过激励单元的缓冲器单元提供输出电压。所述方法可还包括响应于包括在第一过激励单元中的第一开关接通，在上升沿执行过激励操作。所述方法可还包括响应于包括在第二过激励单元中的第二开关接通，在下降沿执行过激励操作。在所述方法中，缓冲器单元可包括CMOS型晶体管。在所述方法中，缓冲器单元可包括匪OS型晶体管。所述方法可还包括采用位于缓冲器单元和第一过激励单元之间的电压检测单元操作第一过激励单元。所述方法可还包括响应于缓冲器单元包括NMOS型晶体管，操作第一过激励单元，从而所述方法还包括在上升沿执行过激励操作。在所述方法中，缓冲器单元可包括PMOS型晶体管。所述方法可还包括采用位于缓冲器单元和第二过激励单元之间的电压检测单元来操作第二过激励单元。所述方法可还包括响应于缓冲器单元包括PMOS型晶体管，操作第二过激励单元，从而所述方法还包括在下降沿执行过激励操作。通过下面的详细描述、附图和权利要求，其他特征和方面可以是清楚的。
图1示出一般运算放大器。图2是运算放大器的时序图。图3是根据示例实施例的包括过激励电路的运算放大器的电路图。图4是根据示例实施例的包括过激励电路的运算放大器的操作的时序图。图5是根据另一示例实施例的包括过激励电路的运算放大器的电路图。图6是根据另一示例实施例的包括过激励电路的运算放大器的操作的时序图。图7是根据另一示例实施例的包括过激励电路的运算放大器的电路图。图8是显示根据另一示例实施例的包括过激励电路的运算放大器的操作的时序图。在整个附图和详细描述中，除非另有说明，相同的附图标号应被理解为指示相同元件、特征和结构。为了清楚、例证和方便可放大这些元件的相对大小和描绘。
具体实施例方式提供接下来的详细描述来帮助读者获得对这里描述的方法、设备和/或系统的全面理解。因此，将向本领域普通技术人员来建议这里描述的系统、设备和/或方法的各种改变、修改和等同物。这里描述的处理步骤和/或操作的进程是示例；然而，除必须以特定顺序发生的步骤和/或操作以外，步骤和/或操作的顺序不限于这里所阐述的，并且可如在本领域公知的，步骤和/或操作的顺序可改变。此外，为了增加清楚和简洁，可省略对公知功能和构造的描述。图3是根据示例实施例的包括过激励电路的运算放大器的电路图；图4是根据示例实施例的显示包括过激励电路的运算放大器的操作的时序图。参照图3，根据示例实施例的包括过激励电路的运算放大器1000可包括第一级单元100、第一过激励单元200、第二过激励单元300、第二级单元400和缓冲器单元500。第一级单元100可包括两个输入端子和一个输出端子，并且可提供偏置电流。此外，第一级单元100可包括PMOS (或者P型)晶体管Pll和P12、NM0S (或η型)晶体管Nll 和Ν12以及电流源Il和12。输入电压Vin可施加到PMOS晶体管Pll的栅极和匪OS晶体管附1的栅极。PMOS 晶体管Ρ12的栅极和NMOS晶体管W2的栅极可连接到输出电压Vout。
例如，PMOS晶体管Pll的漏极可连接到节点N9，PM0S晶体管P12的漏极可连接到节点mo。NMOS晶体管mi的漏极可连接到节点n5，nmos晶体管m2的漏极可连接到节点 N6。节点N5和第二级电路400之间的节点是节点N3。电流111流入节点N3，电流113从节点N3流出。节点N9和第二级电路400之间的节点是节点N7。电流123流入节点N7，电流121从节点N7流出。电流源Il可连接到PMOS晶体管Pll和P12的源极，电流12可连接到NMOS晶体管Nll和Nl2的源极。第一过激励单元200可连接到第一级单元100，并且可在上升沿提供用于过激励操作的补偿电流Irod。此外，第一过激励单元200可包括PMOS晶体管P13和P14以及开关 Sffl0偏置电压Vbp可施加到PMOS晶体管P13的栅极，并且驱动电压Vdd可施加到PMOS 晶体管P13的源极。PMOS晶体管P14的栅极可连接到节点Ni，并且PMOS晶体管P14的源极可在节点附05连接到PMOS晶体管P13的漏极。开关SWl的一端可连接到PMOS晶体管 P14的漏极，其另一端可连接到节点N4。电流112流入节点N4，电流114从节点N4流出。例如，开关SWl可确定运算放大器的模式。响应于开关SWl接通，运算放大器可操作在过激励模式。响应于开关SWl断开，运算放大器可操作在正常模式。在一个示例中，运算放大器可在上升沿作为过激励电路操作，在上升沿，电压从低电平改变为高电平。第二过激励单元300可连接到第一级单元100，并且可在下降沿提供用于过激励操作的补偿电流Ifod。此外，第二过激励单元300可包括NMOS晶体管N13和附4以及开关 Sff 2 οNMOS晶体管N13的栅极可连接到节点N2，NMOS晶体管N13的漏极可连接到开关 SW2的一端，NMOS晶体管附3的源极可在节点附06连接到NMOS晶体管附4的漏极。偏置电压Vbn可施加到NMOS晶体管附4的栅极，NMOS晶体管附4的源极可连接到地电压GND。 开关SW2的一端可连接到NMOS晶体管附3的漏极，开关SW2的另一端可连接到节点N8。电流124流入节点N8，电流122流出节点N8。例如，开关SW2可确定运算放大器的模式。响应于开关SW2接通，运算放大器可操作在过激励模式。响应于开关SW2断开，运算放大器可操作在正常模式。在一个示例中，运算放大器可在下降沿作为过激励电路操作，在下降沿，电压从高电平改变为低电平。第二级单元400可根据电路设计者来改变。例如，第二级单元400可被设计为电路，诸如共源极放大器。缓冲器单元500可连接到第一过激励单元200和第二过激励单元300，并且可提供输出电压Vout。缓冲器单元500可形成为包括PMOS晶体管P15和NMOS晶体管W5的 CMOS型晶体管。PMOS晶体管P15的栅极可连接到节点附，驱动电压Vdd可施加到PMOS晶体管P15 的源极，并且PMOS晶体管P15的漏极可连接到运算放大器1000的输出端子。NMOS晶体管 N15的栅极可连接到节点N2，NMOS晶体管W5的漏极可连接到运算放大器的输出端子，并且NMOS晶体管附5的源极可连接到地电压GND。例如，由于可在图4的上升沿输出与输入电压Vin相比过激励的输出电压Vout，因此缓冲器单元500的PMOS晶体管P15可被设计为大于第一过激励单元200的PMOS晶体管P14的宽度。此外，由于可在图4的下降沿输出与输入电压Vin相比过激励的输出电压Vout， 因此缓冲器单元500的NMOS晶体管N15可设计为大于第二过激励单元300的匪OS晶体管 N13的宽度。现在将参照图3和图4来描述包括过激励电路的运算放大器的上升沿过激励操作。参照图3和图4，根据示例实施例的包括过激励电路的运算放大器1000可输出已经通过运算放大器1000被过激励以具有特定电平的输出电压VoutVout。例如，假设第一过激励单元200的开关SWl接通，则运算放大器1000可在上升沿操作在过激励模式。此时， 第二过激励单元300可不操作。图4中的区间“A”指示运算放大器可在上升沿操作在过激励模式的区间(或时间周期)。响应于运算放大器在上升沿操作在过激励模式，输入电压Vin可以以稳定的状态逐渐增加。此时，低电平电压可被施加到缓冲器单元500的PMOS晶体管P15的栅极，以驱动高负载(例如，连接到输出端子的RC电路)，从而PMOS晶体管P15可导通。例如，由于 PMOS晶体管P14的栅极连接到节点Ni，低电平电压可被施加到连接到节点m的PMOS晶体管P14的栅极，导通PMOS晶体管P14。当假设以具有特定电平的偏置电压Vbp被施加到PMOS晶体管P13的栅极时，PMOS 晶体管P13可导通以产生向前方向的补偿电流Irod。在一个示例中，补偿电流Irod可通过开关SWl流到节点N4。例如，假设流到节点N3的电流是I11,流到节点N4的电流是I12，流到节点N5的电流是I13并且流到节点N6的电流是I14 ；可建立下面显示的等式1和等式2。在一个示例中， 由于与输入电压Vin相比过激励的输出电压Vout将被输出到输出端子，等式1和等式2应该相等。[等式1]I13 = I11[等式2]I14 = I12+Irod例如，假设流到第一级单元100的电流I11和I12在稳定状态下应该相等。因此，当补偿电流Irod可流过开关SWl到达节点N4时，可获得下面显示的等式3。在一个示例中， 补偿电流Irod可在向前方向上流动并且具有正(+)值。[等式3]I14 = I13+Irod因此，由等式3表示的I13+Irod的电流I14可流到N6，从而如图4所示与输入电压 Vin相比已经被“b”过激励的输出电压Vout可输出到输出端子。图4中的区间“B”指示运算放大器可操作在稳定状态的区间(或时间周期)。响应于运算放大器操作在稳定状态，第一过激励单元200的开关SWl可断开，释放过激励模式。响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压接近于目标电压Vt(例如，“a”)，节点m的电压可被增加，PMOS晶体管P14可逐渐截止，并且补偿电流Irod可变小，从而减小从输出端子输出的过激励电压。
响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压到达目标电压Vt (例如，“a”)，节点m的电压可变为等于目标电压Vt，PM0S晶体管P14可完全截止， 并且补偿电流Irod可不流动。因此，从输出端子输出的电压可变为等于输入电压Vin。现在将参照图3和图4来描述包括过激励电路的运算放大器的下降沿过激励操作。如图3和图4所示，对于根据示例实施例的包括过激励电路的运算放大器，响应于输入电压Vin输入到运算放大器，可输出已经被过激励以具有特定电平的输出电压Vout。 例如，假设第二过激励单元300的开关SW2接通，运算放大器可在下降沿操作在过激励模式。此时，第一过激励单元200可不操作。图4中的区间“C”指示运算放大器可在下降沿操作在过激励模式的区间(或时间周期)。响应于运算放大器在下降沿操作在过激励模式，输入电压Vin可在稳定状态下逐渐减小。此时，高电平电压可施加到缓冲器单元500的NMOS晶体管W5的栅极，以驱动高负载(例如，连接到输出端子的RC电路)，从而NMOS晶体管N15可导通。例如，由于NMOS晶体管N13的栅极可连接到节点N2，高电平电压可施加到连接到节点N2的NMOS晶体管N13 的栅极，导通NMOS晶体管附3。当假设具有特定电平的偏置电压Vbn被施加到NMOS晶体管N14的栅极时，NMOS晶体管N14可导通以产生向后方向的补偿电流Ifod。在一个示例中，补偿电流Ifod可通过匪OS晶体管N14流到地电压GND。例如，假设流到节点N7的电流是I21，流到节点N8的电流是I22，流到节点N9的电流是123，并且流到节点NlO的电流是I24 ；可建立下面显示的等式(4)和等式(5)。在一个示例中，由于与输入电压Vin相比过激励的输出电压Vout可输出到输出端子，因此等式(4) 和等式( 应该相等。[等式4]I23 = I21[等式δ]I24 = I22+Ifod例如，假设流到第一级单元100的电流I21和I22在稳定状态下应该相等。由于补偿电流Ifod可流过NMOS晶体管N14到达地电压GND，因此可获得下面显示的等式6。在一个示例中，补偿电流Ifod可在向前方向上流动，并且可具有负(-)值。[等式6]I24 = I23+Ifod因此，由等式6表示的I23+Ifod的电流I24可流到节点附0，从而如图4所示与输入电压Vin相比已经被“d”过激励的输出电压Vout可输出到输出端子。图4中的区间“D”指示运算放大器可操作在稳定状态的区间(或时间周期)。响应于运算放大器操作在稳定状态，第二过激励单元300的开关SW2可断开，释放过激励模式。响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压接近目标电压 Vt (例如“C”)，节点N2的电压可减小，NMOS晶体管N13可逐渐截止，并且补偿电流Ifod可变小，因此减小从输出端子输出的过激励电压。响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压达到目标电压Vt (例如，“C”)，节点N2的电压可变为等于目标电压Vt，NM0S晶体管N13可完全截止， 并且补偿电流Ifod可不流动。因此，从输出端子输出的电压可变为等于输入电压Vin。图5是根据另一示例实施例的包括过激励电路的运算放大器的电路图，图6是显示根据另一示例实施例的包括过激励电路的运算放大器的操作的时序图。参照图5，根据示例实施例的包括过激励电路的运算放大器1010包括第一级单元 100、第一过激励单元200、第二过激励单元300、第二级单元400、缓冲器单元510和电压检测单元610。例如，第一级单元100、第一过激励单元200、第二过激励单元300和第二级单元 400可具有与先前示例实施例中的第一级单元100、第一过激励单元200、第二过激励单元 300和第二级单元400相同的配置。缓冲器单元510可形成为包括NMOS晶体管N15和NMOS晶体管附6的NMOS型晶体管。例如，由于NMOS晶体管N16被使用在图3的示例中的PMOS晶体管P15的位置，因此用于检测第一过激励单元200和缓冲器单元510之间的电压的电压检测单元610可被使用。电压检测单元610可位于第一过激励单元200和缓冲器510之间，并且可包括 PMOS晶体管P16和NMOS晶体管附7。偏置电压Vbp’可被施加到PMOS晶体管P16的栅极，驱动电压Vdd可被施加到PMOS 晶体管P16的源极，并且PMOS晶体管P16的漏极可连接到节点mio。NMOS晶体管附7的栅极可连接到节点Ni，NMOS晶体管附7的漏极可连接到节点Nl 10，并且NMOS晶体管附7的源极可连接到运算放大器1010的输出端子。现在将参照图5和图6来描述包括过激励电路的运算放大器的上升沿过激励操作。图6中的区间“A”是运算放大器可在上升沿操作在过激励模式的区间(或时间周期)。响应于运算放大器在上升沿操作在过激励模式，输入电压Vin可以以稳定的状态逐渐增加。在一个示例中，为了驱动高负载(例如，连接到输出端子的RC电路)高电平电压可被施加到缓冲器单元510的NMOS晶体管me的栅极以导通NMOS晶体管me，并且节点m 的电压可具有高电平，从而连接到节点m的NMOS晶体管N17也可被导通。当假设每个均以具有特定电平的偏置电压Vbp和Vbp’被施加到第一过激励单元 200的PMOS晶体管P13的栅极和电压检测单元610的PMOS晶体管P16的栅极时，PMOS晶体管P13和P16可被导通，从而节点miO的电压可从驱动电压Vdd降到输出电压Vout，并且连接到节点mio的PMOS晶体管P14可被导通以产生向前方向上的补偿电流Irod。随后，补偿电流Irod可流到节点N4。因此，由等式3表示的I13+Irod的电流I14可流到节点 N6，从而如图6所示与输入电压Vin相比已经被“b”过激励的输出电压Vout可被输出到输出端子。图6中的区间“B”是运算放大器可操作在稳定状态的区间(或时间周期)。响应于运算放大器操作在稳定状态，第一过激励单元200的开关SWl可断开以释放过激励模式。 响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压变为接近于目标电压Vt (诸如“a”)，节点miO的电压可增加，PMOS晶体管P14可逐渐截止，并且补偿电流Irod可减小，从而从输出端子输出的过激励电压可被减小。响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压达到目标电压Vt (诸如，“a”)，节点mio的电压可等于目标电压Vt，PMOS晶体管P14可完全截止， 并且补偿电流Irod可不流动，从而从输出端子输出的电压可等于输入电压Vin。例如，图5的包括过激励电路的运算放大器的下降沿过激励操作和稳定状态操作可与图3的包括过激励电路的运算放大器的下降沿过激励操作和稳定状态操作相同。图7是根据本发明另一示例实施例的包括过激励电路的运算放大器的电路图，图 8是显示根据本发明另一示例实施例的包括过激励电路的运算放大器的操作的时序图。参照图7，根据另一示例实施例的包括过激励电路的放大器1020可包括第一级单元100、第一过激励单元200、第二过激励单元300、第二级单元400、缓冲器单元520和电压检测单元620。例如，第一级单元100、第一过激励单元200、第二过激励单元300和第二级单元 400可具有与图3的第一级单元100、第一过激励单元200、第二过激励单元300和第二级单元400相同的配置。缓冲器单元520可形成为包括PMOS晶体管P15和PMOS晶体管P18的PMOS型晶体管。例如，PMOS晶体管P18可被使用，来代替图3的NMOS晶体管附5，从而用于检测第二过激励单元300和缓冲器单元520之间的电压的电路可被使用。电压检测单元620可位于第二过激励单元300和缓冲器单元520之间，并且可包括PMOS晶体管P17和NMOS晶体管附8。PMOS晶体管P17的栅极可连接到节点N2，PMOS晶体管P17的源极可连接到运算放大器的输出端子，并且PMOS晶体管P17的漏极可连接到节点m20。偏置电压Vbn’可施加到NMOS晶体管ms的栅极，NMOS晶体管ms的漏极可连接到节点N120，并且NMOS晶体管附8的源极可连接到地电压GND。例如，图7的包括过激励电路的运算放大器的下降沿过激励操作和稳定状态操作可以与图3的包括过激励电路的运算放大器的下降沿过激励操作和稳定状态操作相同。现在将参照图7和图8来描述包括过激励电路的运算放大器的下降沿过激励操作。参照图7和图8，根据另一示例实施例的包括过激励电路的运算放大器可输出当输入电压Vin通过运算放大器已经被过激励以具有特定电平时而获得的输出电压Vout。例如，当假设第二过激励单元300的开关SW2接通时，运算放大器可在下降沿操作在过激励模式。在一个示例中，第一过激励单元200可不操作。图8中的区间“C”指示运算放大器可在下降沿操作在过激励模式的区间(或时间周期)。响应于运算放大器在下降沿操作在过激励模式，输入电压Vin可以以稳定状态逐渐减小。此时，低电平电压可被施加到缓冲器单元520的PMOS晶体管P18的栅极，以驱动高负载(诸如，连接到输出端子的RC电路)，从而PMOS晶体管P18可被导通。例如，由于 PMOS晶体管P17的栅极可连接到节点N2，因此低电平电压可施加到连接到节点N2的PMOS 晶体管P17的栅极，导通PMOS晶体管P17。当假设每个均具有特定电平的偏置电压Vbn和Vbn’分别被施加到第二过激励单元的NMOS晶体管m4的栅极和电压检测单元620的NMOS晶体管W8的栅极时，NMOS晶体管N14和N18可被导通，从而节点附20的电压可从地电压GND增加到输出电压Vout，并且连接到节点W20的NMOS晶体管W3可被导通，产生相反方向的补偿电流Ifod。随后，补偿电流Ifod可通过NMOS晶体管N14流到地电压GND。因此，由等式6表示的电流I24= I23+Ifod可流到节点附0，从而如图8所示，与输入电压Vin相比已经由“d”过激励的输出电压Vout可被输出到输出端子。图8中的区间“D”指示运算放大器可操作在稳定状态下的区间(或时间周期)。 响应于运算放大器操作在稳定状态，第二过激励单元300的开关SW2可被断开，释放过激励模式。响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压接近目标电压Vt (诸如，“C”)，节点附20的电压可减小，NMOS晶体管N13可逐渐截止，并且补偿电流 Ifod可变小，因此减小从输出端子输出的过激励电压。响应于连接到运算放大器的输出端子的电容器的输出端子Cout的电压达到目标电压Vt (诸如，“C”)，节点W20的电压可变为等于目标电压Vt，NM0S晶体管N13可完全截止，并且补偿电流Ifod可不流动。因此，从输出端子输出的电压可变为等于输入电压Vin。如上所述，根据示例实施例的运算放大器可将过激励电路包括在其中，以输出作为已经被过激励以具有特定电平的电压的输入电压，减小由于连接到输出端子的高负载而产生的RC延迟。因此，输出电压可在预定操作时间内达到目标电压，因此运算放大器可被设计为具有高转换速率。以上已经描述了多个示例。然而，将理解可进行各种修改。例如，如果以不同的顺序执行描述的技术和/或如果以不同的方式组合描述的系统、架构、装置或电路中的部件和/或由其他组件或它们的等同物来替代或补充，可实现合适的结果。作为示例，PMOS(ρ 型)晶体管和NM0S(n型)晶体管可以与相应调整的其他电路交换。因此，其他实现在权利要求的范围内。
权利要求
1.一种运算放大器，包括过激励电路，过激励电路包括第一输入端子、第二输入端子和输出端子，输入电压被施加到第一输入端子，第二输入端子连接到输出端子，施加到第一输入端子的输入电压被过激励以具有特定电平以被输出到输出端子，所述运算放大器包括第一过激励单元和第二过激励单元，被配置以分别在上升沿和下降沿执行过激励操作。
2.如权利要求1所述的运算放大器，包括第一级单元，包括第一输入端子、第二输入端子和输出端子，第一级单元被配置以提供第一偏置电流；第一过激励单元，连接到第一级单元，第一过激励单元被配置以提供用于在上升沿执行过激励操作的补偿电流；第二过激励单元，连接到第一级单元，第二过激励单元被配置以提供用于在下降沿执行过激励操作的补偿电流；缓冲器单元，连接到第一过激励单元和第二过激励单元，缓冲器单元被配置以提供输出电压。
3.如权利要求2所述的运算放大器，其中，第一级单元包括第一 PMOS晶体管，包括栅极，连接到输入端子；源极；连接到第一电流源；漏极，连接到第一节点；第二 PMOS晶体管，包括栅极，连接到输出端子；源极，连接到第一电流源；漏极，连接到第二节点；第一 NMOS晶体管，包括栅极，连接到输入端子；源极，连接到第二电流源；漏极，连接到第三节点；第二 NMOS晶体管，包括栅极，连接到输出端子；源极，连接到第二电流源；漏极，连接到第四节点。
4.如权利要求3所述的运算放大器，其中，第一过激励单元包括第三PMOS晶体管，包括栅极，被施加第一偏置电压；源极，被施加驱动电压；漏极，连接到第五节点；第四PMOS晶体管，包括栅极，连接到第六节点；源极，连接到第五节点；漏极，连接到第四节点。
5.如权利要求4所述的运算放大器，其中，第一过激励单元包括第一开关，第一开关包括连接到第四PMOS晶体管的漏极的一端； 连接到第四节点的另一端。
6.如权利要求5所述的运算放大器，其中，响应于第一开关接通，运算放大器被配置以在上升沿执行过激励操作。
7.如权利要求4所述的运算放大器，其中，第二过激励单元包括第三NMOS晶体管，包括栅极，连接到第七节点；源极，连接到第八节点；漏极，连接到第二节点；第四NMOS晶体管，包括栅极，被施加第二偏置电压；源极，连接到地电压；漏极，连接到第八节点。
8.如权利要求7所述的运算放大器，其中，第二过激励单元包括第二开关，第二开关包括连接到第二节点的一端；连接到第三NMOS晶体管的漏极的另一端。
9.如权利要求8所述的运算放大器，其中，响应于第二开关接通，运算放大器被配置以在下降沿执行过激励操作。
10.如权利要求7所述的运算放大器，其中，缓冲器单元包括CMOS型晶体管。
11.如权利要求10所述的运算放大器，其中，缓冲器单元包括第五PMOS晶体管，包括栅极，连接到第六节点；源极，被施加驱动电压；漏极，连接到输出端子；第五NMOS晶体管，包括栅极，连接到第七节点；源极，连接到地电压；漏极，连接到输出端子。
12.如权利要求7所述的运算放大器，其中，缓冲器单元包括NMOS型晶体管。
13.如权利要求12所述的运算放大器，其中，缓冲器单元包括第六NMOS晶体管，包括栅极，连接到第六节点；漏极，被施加驱动电压；源极，连接到输出端子；第七NMOS晶体管，包括栅极，连接到第七节点；源极，连接到地电压；漏极，连接到输出端子。
14.如权利要求12所述的运算放大器，还包括电压检测单元，位于缓冲器单元和第一过激励单元之间，电压检测单元被配置以操作第一过激励单元。
15.如权利要求14所述的运算放大器，其中，电压检测单元包括第六PMOS晶体管，包括栅极，被施加第三偏置电压；源极，被施加驱动电压；漏极，连接到第四PMOS晶体管的栅极；第八NMOS晶体管，包括栅极，连接到第六节点；源极，连接到输出端子；漏极，连接到第四PMOS晶体管的栅极。
16.如权利要求12所述的运算放大器，其中，响应于缓冲器单元包括NMOS型晶体管，第一过激励单元还被配置为这样操作运算放大器被配置以在上升沿执行过激励操作。
17.如权利要求7所述的运算放大器，其中，缓冲器单元包括PMOS型晶体管。
18.如权利要求17所述的运算放大器，其中，缓冲器单元包括第七PMOS晶体管，包括栅极，连接到第六节点；源极，被施加驱动电压；漏极，连接到输出端子；第八PMOS晶体管，包括栅极，连接到第七节点；漏极，连接到地电压；源极，连接到输出端子。
19.如权利要求17所述的运算放大器，还包括电压检测单元，位于缓冲器单元和第二过激励单元之间，电压检测单元被配置以操作第二过激励单元。
20.如权利要求19所述的运算放大器，其中，电压检测单元包括第九PMOS晶体管，包括栅极，连接到第七节点；源极，连接到输出端子；漏极，连接到第三NMOS晶体管的栅极；第九NMOS晶体管，包括栅极，被施加第四偏置电压；源极，被施加地电压；漏极，连接到第三NMOS晶体管的栅极。
21.如权利要求17所述的运算放大器，其中，响应于缓冲器单元包括PMOS型晶体管，第二过激励单元还被配置为这样操作运算放大器被配置以在下降沿执行过激励操作。
22.一种运算放大器，包括过激励电路，过激励电路包括第一输入端子，配置以接收输入电压；第二输入端子，配置以接收输入电压；输出端子，第二输入端子连接到输出端子，施加到第一输入端子的输入电压被过激励为具有特定电平以被输出到输出端子；第一过激励单元，配置以在上升沿执行过激励操作；第二过激励单元，配置以在下降沿执行过激励操作。
23.一种运算放大器的方法，所述运算放大器包括过激励电路，过激励电路包括第一输入端子、第二输入端子和输出端子，输入电压被施加到第一输入端子，第二输入端子连接到输出端子，施加到第一输入端子的输入电压被过激励为具有特定电平以被输出到输出端子，所述方法包括采用第一过激励单元和第二过激励单元以分别在上升沿和下降沿执行过激励操作。
24.如权利要求23所述的方法，还包括采用包括第一输入端子、第二输入端子和输出端子的第一级单元提供第一偏置电流；采用连接到第一级单元的第一过激励单元提供用于在上升沿执行过激励操作的补偿电流；采用连接到第一级单元的第二过激励单元提供用于在下降沿执行过激励操作的补偿电流；采用连接到第一过激励单元和第二过激励单元的缓冲器单元提供输出电压。
25.如权利要求M所述的方法，还包括响应于包括在第一过激励单元中的第一开关接通，在上升沿执行过激励操作。
26.如权利要求M所述的方法，还包括响应于包括在第二过激励单元中的第二开关接通，在下降沿执行过激励操作。
27.如权利要求M所述的方法，其中，缓冲器单元包括CMOS型晶体管。
28.如权利要求M所述的方法，其中，缓冲器单元包括NMOS型晶体管。
29.如权利要求观所述的方法，还包括采用位于缓冲器单元和第一过激励单元之间的电压检测单元操作第一过激励单元。
30.如权利要求观所述的方法，还包括响应于缓冲器单元包括NMOS型晶体管，操作第一过激励单元，从而所述方法还包括在上升沿执行过激励操作。
31.如权利要求M所述的方法，其中，缓冲器单元包括PMOS型晶体管。
32.如权利要求31所述的方法，还包括采用位于缓冲器单元和第二过激励单元之间的电压检测单元来操作第二过激励单元。
33.如权利要求31所述的方法，还包括响应于缓冲器单元包括PMOS型晶体管，操作过激励单元，从而所述方法还包括在下降沿执行过激励操作。
全文摘要
提供了一种具有过激励电路的运算放大器及其方法。公开了一种包括过激励电路的运算放大器，当RC延迟时间更大时，所述过激励电路能够通过输出比目标电压更高的电压在操作时间内达到目标电压。运算放大器可包括过激励电路，在过激励电路中可提供第一输入端子、第二输入端子和输出端子，输入电压可被施加到第一输入端子，第二输入端子可连接到输出端子，并且施加到第一输入端子的输入电压可被过激励为具有特定电平以被输出到输出端子，所述运算放大器可包括第一过激励单元和第二过激励单元，分别在上升沿和下降沿执行过激励操作。
文档编号H03F3/45GK102386862SQ20111007271
公开日2012年3月21日 申请日期2011年3月17日 优先权日2010年8月30日
发明者郑圭荣 申请人:美格纳半导体有限公司