专利名称：无干扰过采样时钟和数据恢复的制作方法
技术领域：
本发明基本上关于一种集成电路，更具体地说是关于一种时钟和数据恢复电路。
背景技术：
在高速串行数据通信如关于通用串行总线的领域，通常使用时钟和数据恢复 (CDR)电路。在很多应用中，发送不带有伴随时钟信号的高速数据流。接收器上的CDR通过近似的频率参考产生时钟，然后与数据流中的变化相位对齐。然而时钟和数据之间数据抖动和相位误差会在CDR中恢复的时钟和数据误差中导致干扰(脉冲过小以至于不能合适地触发触发器或逻辑门)。而且，集成电路工艺偏差、运行温度和电源变化也对采样窗口宽度以及位于恢复的时钟和数据精度上的那些具有负面影响。
发明内容
针对现有技术的缺陷，本发明提供了一种时钟和数据恢复(CDR)电路，包括设置为检测串行输入数据的边沿和提供边沿检测结果的边沿检测器，其中利用多个时钟相位过采样所述串行输入数据；用于选择恢复时钟的所述多个时钟相位之一的边沿选择器，其中将所述边沿选择器设置为提供边沿选择结果，作为第一输入端接收最终边沿选择结果，以及作为第二输入端接收所述边沿检测结果；以及设置为提供所述恢复的时钟和恢复的数据的相位选择器。根据本发明所述的⑶R电路，其中当前边沿选择结果具有相位数X加Round (N/2) 则将所述边沿选择器设置为提供新的边沿选择结果，其中所述最终边沿选择结果具有相位数整数X，且N为所述多个时钟相位的数。根据本发明所述的⑶R电路，其中Round (N/2)为N/2的四舍五入数。根据本发明所述的CDR电路，其中所述新边沿选择结果具有相位数X加 Round (N/2)加 1。根据本发明所述的CDR电路，其中所述相位选择器为同步相位选择器。根据本发明所述的⑶R电路，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。根据本发明所述的CDR电路，其中所述同步相位选择器利用了与所述边沿选择器相同的多个时钟相位。根据本发明所述的CDR电路，其中所述边沿检测器在N相位过采样所述串行输入数据，且所述N相位平分一个时钟周期。根据本发明所述的CDR电路，其中所述边沿选择器选择所述多个时钟相位之一， 使得选择了的时钟相位靠近在所述串行输入数据的检测了的边沿之间的中点。根据本发明所述的一种恢复来自串行输入数据的时钟和数据的方法，包括检测所述串行输入数据的边沿以提供边沿检测结果，其中利用多个时钟相位过采样所述串行输入数据；选择其中一个所述多个时钟相位从而提供基于最终边沿选择结果和所述边沿检测结果的边沿选择结果；以及通过相位选择器提供恢复的时钟和恢复的数据。根据本发明所述的方法，还包括对比当前边沿选择结果的相位数和所述最终边沿选择结果的相位数。根据本发明所述的方法，如果所述当前边沿选择结果和所述最终边沿选择结果之间的相位数差具有的相位数X为R0Imd(NA)则还包括选择新边沿选择结果，其中N为所述多个时钟相位的数量。根据本发明所述的方法，其中Roimd(N/2)为N/2四舍五入的数。根据本发明所述的方法，其中所述新边沿选择结果具有的相位数为X加 Round (Ν/2)加 1。根据本发明所述的方法，其中所述相位选择器为同步相位选择器。根据本发明所述的方法，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。根据本发明所述的方法，其中所述同步相位选择器利用与所述边沿检测器相同的多个时钟相位。根据本发明所述的方法，其中在N相位过采样所述串行输入数据，且所述N相位平分一个时钟周期。根据本发明所述的方法，其中选择所述多个时钟相位之一包括选择接近位于所述串行输入数据的所述检测了的边沿之间的中点的时钟相位。根据本发明所述的一种集成电路，包括时钟和数据恢复(CDR)电路，所述CDR电路包括设置为检测串行输入数据的边沿和提供边沿检测结果的边沿检测器，其中利用多个时钟相位过采样所述串行输入数据；用于选择恢复的时钟选择所述多个时钟相位之一的边沿选择器，其中将所述边沿选择器设置为提供边沿选择结果，作为第一输入端接收最终边沿选择结果，作为第二输入端接收所述边沿检测结果，以及如果当前边沿选择结果具有相位数X加Roimd(NA)则将所述边沿选择器设置为提供具有相位数X加Round (N/幻加1的新边沿选择结果，其中所述最终边沿选择结果具有相位数X，且N为多个时钟相位的数量；以及设置为提供所述恢复的时钟和恢复的数据的同步相位选择器，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。
现在将结合附图所进行的以下描述作为参考，其中图1是根据一些实施例的示例性，示出时钟和数据恢复(CDR)电路的示意图。图2是根据一些实施例，示出图1中的CDR电路的示例性时钟相位选择的示意图。图3是根据一些实施例，示出图1中的CDR电路的示例性同步去干扰电路的示意图。
图4是根据一些实施例，示出图3中的同步去干扰电路的去干扰示例的示意图。图5是根据一些实施例，使用图1中CDR电路恢复时钟和数据的示例性方法的流程图。
具体实施例方式下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。图1为示意图，示出了根据一些实施例的示例性时钟和数据恢复(CDR)电路。CDR 电路100包括边沿检测器102、边沿选择器104和同步去干扰电路106、以及相位选择器 108。当CDR电路100接收串行输入数据时，利用过采样电路(未示出)和参考时钟输入端的多个时钟相位使边沿检测电路102在每个数据位周期期间过采样多个数据样本。例如，边沿检测器102可过采样N相位上的串行输入数据，并且N相位平分一个时钟周期(N为正整数)，如使用5时钟相位过采样数据。边沿检测电路102检测两个连续的数据样本之间的数据变化的发生从而提供边沿检测结果103。边沿选择器104基于来自边沿检测器102的检测了的边沿，为恢复的时钟(RC)从其中一个多个时钟相位选择合适的边沿。边沿选择器104选择使得选择了的时钟相位接近串行输入数据的检测了的边沿之间的中点，因为代表恢复的数据的最好样本是离数据边沿 (或数据变化)最远的样本(其受抖动和相位误差的影响较小)。将边沿选择器104设置为输入端接收边沿检测结果103且提供边沿选择结果105，同时最终的边沿选择结果105作为输入反馈给边沿选择器104。边沿选择器104的机理将在以下关于图2进一步描述。将相位选择器108设置为选择基于边沿选择结果105的时钟相位，且通过使用选择的时钟相位RC和基于RC的数据样本RD提供恢复的时钟(RC)和恢复的数据(RD)。相位选择器108为同步的，其中相位选择器108包括同步去干扰电路106从而避免RC干扰。相位选择器108中的同步去干扰电路106的机理将在以下关于图3描述。图2为示意图，示出了根据一些实施例的图1中的CDR电路的示例性时钟相位选择。相位变化示意图200示出了基于来自边沿检测器102的检测了的边沿的，边沿选择器 104中的示例性时钟相位选择。在这个示例中，使用了 5时钟相位用于给CDR电路100过采样串行输入数据。给每个时钟相位分配相位数，如-2、-1、0、1、2。所述5时钟相位平分一个数据位时钟为5相位，并且每个相邻相位数之间的相位差相同。将相位数0分配给当前选择的时钟相位。相位数3和-2为全等模5，且指示相同的时钟相位(在5时钟相位中)。 同样，相位数4和-1为全等模5，且指示5时钟相位中的相同时钟相位。取决于检测了的边沿，边沿选择器104可为下一个时钟位相选择相位数-2 (或 3)。假设X为当前选择了的用于采样的时钟相位的相位数(如0)，这相当于跳到相位数 “X+Round(N/2)”，其中N为时钟相位的数量(如N= 5)，且Round为四舍五入函数(如 Round (2. 5) = 3)。如图203所示，在一些情况下跳到“X+Round(N/2) ”相位导致RC中的抖动。当时钟相位3的下降边沿上的时钟相位在时刻204从相位数0跳到相位数3，在RC中会发生导致抖动的短脉冲205(如相比于Ins时钟脉冲的208ps)。当这些发生时，如边沿选择器104的边沿选择结果105具有相位数“X+R0imd(N/^) ”，其中“X”为最终边沿选择结果的相位数， 边沿选择器104提供新的边沿选择结果105以防止导致抖动。在一个实施例中，新的边沿选择结果105具有相位数1+如1111(1^/幻+1”，如4(或-1)。因此，边沿选择器104不使时钟相位变化201从相位数0到相位数3 (或-2)，取而代之的是选择新的时钟相位变化202 给相位数4(或-1)。206中示出了来自所述新选择的RC。在时刻207，时钟相位4的下降边沿上的RC 时钟相位从相位数0变到4，且RC具有带有更合理的脉冲宽度(如624ps)的脉冲208，而不是203中的短脉冲205 (208ps)，脉冲208不会导致RC中的抖动(且正确地采样RD)。取决于实施例以上机理可变化。例如，Round函数可为五舍六入，且如果相位数从 “X”变到“X+R0imd(N/^) ”那么新的相位数可为“X+R0Und(N/^)-l”。本领域的技术人员应理解本发明中描述的实施例可有许多变化。图3为示意图示出了根据一些实施例的图1中的CDR电路的示例性同步去干扰电路。通过图3中的示例性电路300实施图1中的同步去干扰电路106。为图1中的相位选择器108中的每个相位时钟的挑选选择(如具有相位数0，1，2，3，4或5，使用5时钟相位) 使用电路300从而为RC提供同步相位选择。为了选择(SEL)信号，D触发器302具有来自相应的时钟相位的时钟(CLK)输入端，且提供的时钟相位与提供给边沿检测器102的那些相同。SEL信号对应于边沿选择结果105，其为RC和RD实现合适的时钟相位(在多个时钟相位中)。对于每个SEL信号(用于实现来自多个时钟相位的时钟相位挑选选择)，接收SEL信号的D触发器302被相应的 CLK(每个时钟相位挑选选择的)触发。将SEL信号(通过D触发器302被锁)和CLK输入给提供RC的AND栅极304(如组合逻辑门)，因此同步组合逻辑电路(如这个示例中的 300)提供了时钟恢复数据通道。使用电路300的效果将在以下关于图4描述。图4为示意图示出了根据一些实施例的图3中的同步去干扰电路的去干扰示例。 图402示出了当SEL信号就在CLK下降边沿(假设负边沿触发D触发器30 之前被允许 (假设为高功能)的情况。由于D触发器锁存了 SEL信号，AND栅极304不立刻接收允许的 SEL信号，且在RC上没有短脉冲。然而，如果不使用D触发器302，取而代之的是SEL和CLK 直接连接到AND栅极304，RC将具有能引起抖动的短脉冲(及时)，如图404所示。同样地，图406示出了当SEL信号就在CLK上升边沿(假设负边沿触发D触发器 302)之后被禁止的情况。由于D触发器锁存了 SEL信号，因此AND栅极304不立刻接收禁止的SEL信号，且在RC上没有短脉冲(取而代之的是全脉冲)。然而，如果不使用D触发器302，而是将CLK直接连接到AND栅极304，RC将具有可引发抖动的短脉冲(及时)，如图 408所示。同步去干扰电路300阻止了抖动发生，因此防止了由抖动引起的系统失败，且减少了位误差速率以及减少了非同步CDR系统中的丢包。在以上示例中即使假定D触发器 302为负边沿触发的，取决于实施也可在其它实施例中使用正边沿触发D触发器，如不管是否使用高功能或低功能电路等。图5为根据一些实施例使用图1中CDR电路恢复时钟和数据的示例性方法的流程图。在步骤502，检测串行输入数据的边沿以提供边沿检测结果，如边沿检测结果103，其中利用多个时钟相位过采样串行输入数据。在步骤504，选择多个时钟相位的其中之一以提供基于最终边沿选择结果和边沿检测结果的边沿选择结果如边沿选择结果105。在一些实施例中，选择多个时钟相位的其中之一包括选择靠近串行输入数据的检测了的边沿之间的中点的时钟相位。在步骤506，通过使用选择了的时钟相位RC和基于RC的数据样本RD，相位选择器108提供恢复的时钟(RC)和恢复的数据(RD)。方法可还包括比较当前边沿选择结果的相位数和最终边沿选择结果的相位数。 方法可还包括如果当前边沿选择结果和最终边沿选择结果(具有相位数X)之间的相位数差为R0imd(N/^)则选择新的边沿选择结果，其中N为多个时钟相位的数量。在一些实施例中，R0imd(N/^)为Ν/2的四舍五入数。在一些实施例中，新的边沿选择结果具有X加 Round(Ν/2)加1的相位数。串行输入数据在N相位过采样，且N相位平分一个时钟周期。在一些实施例中，相位选择器如相位选择器108为同步相位选择器如包括同步去干扰电路106。同步相位选择器包括至少一个D触发器如触发器302和至少一个组合逻辑门如AND栅极304(在同步去干扰电路106中)。同步相位选择器利用相同的多个时钟相位作为边沿检测器如边沿检测器102。根据一些实施例，时钟和数据恢复(OTR)电路包括边沿检测器、边沿选择器和相位选择器。将边沿检测器设置为检测串行输入数据的边沿和提供边沿检测结果。利用多个时钟相位过采样串行输入数据。将用于为恢复的时钟选择多个时钟相位的其中之一的边沿选择器设置为提供边沿选择结果，接收最终边沿选择结果作为第一输入，且接收边沿检测结果作为第二输入。将相位选择器设置为提供恢复的时钟和恢复的数据。根据一些实施例，恢复串行输入数据的时钟和数据包括检测串行输入数据的边沿以提供边沿检测结果。利用多个时钟相位过采样串行输入数据。选择多个时钟相位过采样串行输入数据。选择多个时钟相位的其中之一提供基于最终边沿选择结果和边沿检测结果之间的边沿选择结果。相位选择器提供恢复的时钟和恢复的数据。本领域的技术人员应理解本发明可以有很多实施例变化。尽管已经详细地描述了实施例和它们的特征，但应该理解，可以在不背离实施例的主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。以上方法实施例示出了示例性步骤，但是不一定要求按所示顺序实施所述步骤。 合适的时候根据本发明的实施例的主旨和范围可以增加步骤、替换步骤、改变步骤顺序和/ 或删除步骤。结合不同的权利要求和/或不同的实施例的实施例在本发明的范围内且这些对于查看过本发明的本领域技术人员来说是显而易见的。
权利要求
1.一种时钟和数据恢复(OTR)电路，包括设置为检测串行输入数据的边沿和提供边沿检测结果的边沿检测器，其中利用多个时钟相位过采样所述串行输入数据；用于选择恢复时钟的所述多个时钟相位之一的边沿选择器，其中将所述边沿选择器设置为提供边沿选择结果，接收最终边沿选择结果作为第一输入，以及接收所述边沿检测结果作为第二输入；以及设置为提供所述恢复的时钟和恢复的数据的相位选择器。
2.根据权利要求1所述的CDR电路，其中当前边沿选择结果具有相位数X加 Round(N/幻，则将所述边沿选择器设置为提供新的边沿选择结果，其中所述最终边沿选择结果具有整数的相位数X，且N为所述多个时钟相位的数量。
3.根据权利要求2所述的⑶R电路，其中Round(N/2)为N/2的四舍五入数。
4.根据权利要求2所述的CDR电路，其中所述新边沿选择结果具有相位数X加 Round (N/2)加 1。
5.根据权利要求1所述的CDR电路，其中所述相位选择器为同步相位选择器。
6.根据权利要求5所述的CDR电路，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。
7.根据权利要求5所述的CDR电路，其中所述同步相位选择器利用了与所述边沿选择器相同的多个时钟相位。
8.根据权利要求1所述的CDR电路，其中所述边沿检测器在N个相位过采样所述串行输入数据，且所述N个相位平分一个时钟周期。
9.一种恢复来自串行输入数据的时钟和数据的方法，包括检测所述串行输入数据的边沿以提供边沿检测结果，其中利用多个时钟相位过采样所述串行输入数据；基于最终边沿选择结果和所述边沿检测结果，选择所述多个时钟相位之一，从而提供边沿选择结果；以及通过相位选择器提供恢复的时钟和恢复的数据。
10.一种集成电路，包括时钟和数据恢复(OTR)电路，所述⑶R电路包括设置为检测串行输入数据的边沿和提供边沿检测结果的边沿检测器，其中利用多个时钟相位过采样所述串行输入数据；用于选择恢复的时钟选择所述多个时钟相位之一的边沿选择器，其中将所述边沿选择器设置为提供边沿选择结果，接收最终边沿选择结果作为第一输入，接收所述边沿检测结果作为第二输入，以及如果当前边沿选择结果具有相位数X加Round (N/2)，则将所述边沿选择器设置为提供具有相位数X加Round(N/幻加1的新边沿选择结果，其中所述最终边沿选择结果具有相位数X，且N为多个时钟相位的数量；以及设置为提供所述恢复的时钟和恢复的数据的同步相位选择器，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。
全文摘要
一种时钟和数据恢复(CDR)电路包括边沿检测器、边沿选择器以及相位选择器。将所述边沿检测器设置为检测串行输入数据的边沿和提供边沿检测结果。利用多个时钟相位过采样所述串行输入数据。将为恢复的时钟选择其中一个所述多个时钟相位的所述边沿选择器设置为提供边沿选择结果、作为第一输入端接收所述最终边沿选择结果、以及作为第二输入端接收所述边沿检测结果。设置所述相位选择器为提供恢复的时钟和恢复的数据。
文档编号H03K19/00GK102457261SQ20111008293
公开日2012年5月16日 申请日期2011年4月1日 优先权日2010年10月15日
发明者陈佑齐 申请人:台湾积体电路制造股份有限公司