多相位时钟和数据恢复系统的制作方法

专利名称：多相位时钟和数据恢复系统的制作方法
技术领域：
本发明涉及多相位时钟和数据恢复系统。
背景技术：
针对极高速串行数据传输，通常应用嵌入式时钟信号，其中发送器利用特定编码方案将充分的时钟信息包括在串行数据流中，以允许接收方通过时钟和数据恢复(OTR)及互补解码器获取初始发送的数据。编码方案还可以附加地提供信号调整，例如DC平衡和/ 或频谱整形。一种常用的编码方案是8B10B，其中将每个数据字节转换为10比特符号，该编码方案还提供控制符号，一些控制符号包括唯一序列，以明确地确定符号边界。可以通过同步方案实现接收路径中的时钟和数据恢复(CDR)功能，所述同步方案利用数据跟踪PLL，该数据跟踪PLL被反馈控制，以对比特中心采样，或者可以通过过采样方案实现收路径中的时钟和数据恢复(CDR)功能，所述过采样方案利用从参考时钟获得的时钟在每个比特周期内对输入信号进行多于两次采样，然后执行数字数据&时钟恢复算法。尽管过采样方案具有很多好处，但是一个主要的缺点在于它们在实现时需要更高的电路速度，因此一般消耗更大的功率。如果希望在特定半导体工艺中实现最大可获得速度，则这个缺点的影响更大。对于同步数据跟踪PLL，通常使用具有早-晚相位检测(也称为开关型 (bang-bang)相位检测)的双采样体系结构(半比特间隔的交替中心和边缘采样)，因为时钟和数据恢复功能利用相同的采样器并具有匹配的信号路径，所以其提供固有的良好相位对准。为了以具有有限电路速度的技术实现极高数据速率，有利的是通过多相位振荡器和分布式交织米样器(districuted interleaved samplers)应用并行性(parallelism), 如图I所示多相位振荡器产生多时钟相位，所述多时钟相位典型地均匀分布在振荡器周期内，在电平移位(LS)之后用于对数据采样器提供时钟。这减少了所需振荡器频率，因此增加了时钟周期，从而允许每个采样器具有更多时间用于进行判定。控制环路的典型工作示例如图2所示，其示出了 20-相位振荡器。由于每个采样器被提供以不同时钟相位，因此在将采样器结果馈送到以振荡器时钟频率工作的数字相位检测器之前，将采样器结果重新对准到单时钟相位。将相位检测器判定馈送到电荷泵，该电荷泵通过环路滤波器校正振荡器的频率。但是，这意味着相位检测反馈的更新频率由于增加的并行性而降低。反馈控制频率的降低减小了最大可获得跟踪带宽。

发明内容
本发明的目的在于提高时钟和数据恢复电路的数据采集和校正速度。在多相位时钟和数据恢复电路系统中实现该目的,多相位时钟和数据恢复电路系统包括
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-压控振荡器，包括耦合为环的多个相同结构单元，所述压控振荡器提供具有相同频率的第一多个相移信号；-反馈环路，该反馈环路包括-第二多个数据采样器，适于接收压控振荡器提供的第一多个相移信号；以及-相位检测器，耦合到相位对准电路，接收第二多个数据采样器产生的输出信号， 并以输入信号的比特率产生对压控振荡器的控制信号。在本发明的实施例中，多相位时钟和数据恢复电路系统的第一多个相移信号包括成对耦合的第一组信号和第二组信号，第一组信号中的每个信号具有第二组信号中的相应的正交信号。在多相位时钟和数据恢复电路系统中，将第一组信号和第二组信号中的每个信号输入到相应的第三组数据采样器和第四组数据采样器。优选地，在多相位时钟和数据恢复电路系统中，数据采样器包括独热(one hot)数据采样器。独热数据采样器有利地包括产生T对准信号的T锁存器或T触发器。在根据本发明的数据和时钟恢复电路中，相位检测器接收T对准信号的组合。通过独立权利要求限定本发明。从属权利要求限定有利实施例。


通过对附图的示例性描述，上述及其他优点将变得清楚。在附图中图I示出了根据本发明的多相位体系结构的原理；图2示出了包括相位控制反馈环路的20-相位体系结构；图3示出了使用部分T采样器(fractional-T sampler)并且不包括相位控制反馈环路的20-相位体系结构；图4示出了使用部分T采样器并且包括逐比特反馈相位控制的20-相位体系结构；图5示出了逐比特边缘检测器逻辑功能和实现；图6示出了具有独热输出的部分T采样器；图7示出了具有独热输出的单时钟相位部分T采样器；图8示出了采样器结果的全T产生和相位对准，以得到数字同步输出；图9示出了时钟相位、采样器输出和边缘检测器输出的定时示例；图10示出了在边缘采样器延迟判定的情况下，时钟相位、采样器输出和边缘检测器输出的定时不例；图11示出了电荷泵实现的示例；图12示出了时钟相位、采样器输出和相反相位时钟驱动(clocked)采样器的边缘检测器输出的OR运算结果的定时示例；以及图13示出了电平移位器(LS)实现的示例。
具体实施例方式本发明描述了多相位CDR体系结构中的分布式交织相位检测器，该分布式交织相位检测器对相位偏差(phase-skewed)的采样器输出进行直接操作，以获得基于比特率的相位检测反馈，从而允许改进的跟踪带宽。典型地仍应用采样之间的相位对准，以在其输出处提供所需采样集合，作为单相位时钟上的数据字，以用于接收路径上的下一功能，但是该相位对准不再是相位跟踪反馈环路的一部分。此为，本发明使得能够应用分布式交织电荷泵来改进控制线性度。本发明描述了用于每比特两个采样的多相位体系结构中的逐比特相位检测和比特率相位反馈的方案，该方案使用三个连续采样的多个组，每组包括在前组的最后一个采样和接下来的两个采样，其中当该组的所有采样结果均可用时，针对每个单独组执行相位检测，并且其中基于这些相位检测器判定，以比特率提供频率控制反馈。本发明的一部分应用其输出可以指不三种可能状态之一的米样器在米样时刻输入表示逻辑“O”的判定，在采样时刻输入表示逻辑“I”的判定，或者，因为采样器或者处于其重置阶段或者已经采样但还未实现判定，所以没有判定。所涉及类型的采样器将被称为部分T采样器，因为它提供整个振荡器周期中仅一部分周期的关于采样判定的信息。为了从这种采样输出产生全T脉冲，在部分T采样器之后可以应用附加的全T产生锁存器或触发器，然而，这些附加的全T产生锁存器或触发器不是相位控制反馈环路的一部分。本发明的另一部分应用具有指示“O”或“ I ”判定的两个独立独热逻辑输出的采样器，在重置阶段期间以及在采样阶段期间不存在判定时，这两个输出都不被断言。图3示出了使用部分T采样器的20-相位多相位体系结构示例。命名为s##的每个采样器输出可以指示三种可能状态之一。这些输出用于对相位控制反馈环路进行馈送的边缘检测。本图中未示出这部分，其将在下一幅图中示出。全T锁存器或触发器将采样器结果以全T格式送往相位对准块，在相位对准块中，它们典型地被对准到单相位时钟以便 FIFO和其他数字处理使用。由交替的d#和X#指示全T采样，其中d#对应于数据中心采样,X#对应于数据交叉采样(当两个比特之间有跳变(transition)时)。该体系结构中哪些采样被定义为d#，哪些被定义为X#是任意的，并且依赖于实现相位反馈电路的方式。典型地使用每比特周期两个采样来操作同步数据跟踪多相位CDR，以支持最高数据速率，在此情况下连续采样将是交替的比特中心和比特边缘采样。为了方便起见，在图中选择将d0置于左上角。选择采样输出s##的编号，以使得第一数字(#)指示多相位体系结构中的比特编号，第二数字指示这是中心采样(O)还是随后的边缘采样(I)。图4示出了 20-相位体系结构的示例,包括逐比特相位控制反馈。为了清楚起见， 图4不再示出图3所示的针对X#采样的全T产生锁存器或触发器，因为它们在根据本发明的方案中对于时钟和数据恢复而言不是必需的。当然，这些X#采样可以例如仍旧用于诊断目的，并且附加地被对准和在输出处提供。每个边缘检测器监视三个连续的时钟驱动采样器输出。这三个采样中的中间采样将成为边缘采样，另两个采样将成为数据采样。每个边缘采样器指示需要提高频率、降低频率还是不改变频率。将这些校正脉冲馈送入电荷泵，当电荷泵在其输出接收上(up)或下 (down)脉冲时，电荷泵将电流注入其输出，或从其输出减少电流。将电荷泵输出汇入环路滤波器，以适应振荡器频率，从而也校正相位。图4示出了 20-相位体系结构的示例，其并行转换10个比特，从而包括10个边缘检测器，每比特对应一个边缘检测器。在该图中示出了 10个独立的电荷泵，每个电荷泵由一个边缘检测器驱动。这是针对每个比特独立闭合反馈环路的简单方式。备选地，可以将边缘检测器输出转换为多比特上下校正码，该多比特上下校正码以比特率更新，并且被馈送入具有通过多级上下控制字设置的多级输出电流的单个电荷泵。第三选项是通过合并非重叠边缘检测器输出来减少电荷泵数量。首先考虑边缘检测器逻辑功能，而不是立即考虑定时方面。为了理解逻辑功能，假设边缘检测器针对一直呈现的数据(di)和边缘(Xi)采样结果进行操作。应当注意，这种假设仅是为了理解方便而做出的，对于根据本发明的实现，边缘检测器耦接到部分T采样器的输出，而部分T采样器的输出不是一直呈现的。在说明逻辑功能之后，将更详细地描述部分T采样器，最后将更详细地讨论边缘检测器定时方面和边缘检测器与部分T采样器的实际f禹接。图5在图5a)到5g)中示出了边缘检测器的几个方面。图5a列举了将用于边缘检测器的逻辑开关型相位检测器功能的功能要求。图5b示出了当环路稳定时，数据中心和边缘采样相对于串行输入数据流的定位。在图5c中给出了逻辑功能，所述逻辑功能对应于图5a的要求。在图5d中示出了卡诺(Karnaugh)图,用于up和dw的逻辑功能。图5e_5g 示出了边缘检测器逻辑功能的示例实施例，其中应用对输入信号的以下映射Cli = dip(Ii = dinXi = xipXi = xindj = djpdj — djn图5f示出了两种逻辑功能中各项的直接实现的实施例。图5g示出了仅有NAND 的实施例，其对于速度而言是有益的。图5h示出了定制逻辑单元实现，其中3层NMOS晶体管支路对应于逻辑功能中的基本项，而PMOS侧实现对其的反相，在图5e的卡诺图中以虚线椭圆示出。这里仅给出了实现所需逻辑功能的一些可能的示例性实施例，但是一些备选实施例也是可能的。注意，在说明边缘检测器时，隐含假设逻辑I指示up和dw校正脉冲，而无校正对应于逻辑O。该选择是任意的，对于up、dw或二者而言可以采用相反的选择。注意，实际设计中边缘检测器的实施例可以包括附加的使能信号，以在不需要设计的某些部分时禁用这些部分。图6示出了部分T采样器的示例。部分T采样器在其输入处接收串行数据流。对于极高速度的应用，输入信号典型地是差分限幅(swig limited)信号。此为，部分T采样器接收至少一个时钟相位，以对数据采样,其中一个沿触发采样，而另一个沿启动采样器的重置，以便在不受前一判定影响或受前一判定的影响很小的情况下准备好下一次采样。在示例中，为了便于理解，选择上升沿触发采样，下降沿启动重置，但是注意，也可以使用相反的选择。考虑到布线(routing)因素，希望每个采样器基于单个时钟相位操作。在此情况下，采样和重置阶段分别大致占用半个振荡器周期。注意，每个采样器可以使用多个时钟相位，以修改采样和重置阶段之间的比例，而代价是一些附加的时钟相位布线复杂度。在采样阶段期间，部分T采样器针对输入敏感时间窗期间由它们的输入信号表示的逻辑值做出判定，并将该判定提供给它们的输出。输入敏感时间窗是确定判定期间在采样触发沿附近的时间，但是由于重建逻辑值所需的时间，可能在稍后一些时间在输出实现判定。为了区分逻辑I、逻辑O、无判定或重置，至少需要3个状态。一种简单和方便的实现方法是利用两个逻辑独热输出，这里用后缀‘P’和‘η’表示所述两个逻辑独热输出，当断言‘Ρ’输出时指示逻辑1，当断言‘η’输出时指示逻辑0，如果‘ρ’和‘η’均不被断言，则指示无判定或重置阶段。图6还示出了用于20-相位示例的时钟相位的定时， 其中每个采样器连接到时钟相位之一。在采样阶段期间，断言‘Ρ’或‘η’输出，而在重置期间或在采样期间尚未做出判定时，两个输出均为低。注意，根据正逻辑，在示例性定时图中， 通过变为逻辑I表示断言；然而互补的选择也是可以的。图7示出了具有独热输出的单时钟相位采样器的示例性实施例。注意，由MADLO 指示的可选装置通过短接输入差分对的输出，来提供自动输入数据锁定，以限制输入敏感窗口。在米样时钟沿，重建锁存输出开始于电源电压vdd,随着在锁存器中对差分对电流积分而下降，直到判定被做出，并且通过锁存器中的正反馈被重建为全逻辑电平。通过反相器读出锁存器输出，反相器的阈值最好设置在锁存器的平衡电压以下，从而这些反相器不会在尚未做出判定时翻转。当做出判定时，两个输出中的一个输出将变低，并且一个输出返回 vdd电平，从而仅一个反相器输出将改变。在该第一反相器之后，可能需要一个或多个附加的基于反相器的缓冲器，以获得对输出的充分驱动。在此示例性实现中，每个路径示出了两个附加的反相器。该图示出了这样的实施例，其具有特别适于具有高共模电平的输入信号的NMOS输入对。明显地，针对低共模输入电平，可以使用具有PMOS输入对的互补版本。图7还示出了通过应用触发器来将采样器结果转换为全T脉冲的示例，所述触发器由相对于采样器输入时钟的延迟时钟信号驱动，并且在重置阶段刚好在采样器输出s##p 和s##n再次取消断言之前，捕获采样器结果。然后，可以例如通过公知方法对全T采样结果进行相位对准，以通过锁存器将采样组延迟部分时钟周期，以创建所有全T采样器结果均稳定的时间段，最终将所有采样在一个单时钟相位输入寄存器。该示例的一个常用变体使用两组采样，每组采样包括一半数量的采样，其中第一组包括先获得的采样，第二组包括在第一组之后获得的采样。通过在这些路径中添加附加的锁存器，将第一组采样延迟半个时钟周期。图8示出了针对10比特的示例性实施例。注意，在图7的采样器的示例性实施例中还示出了在针对每个比特的时钟路径中的第一触发器、反相器和延迟。图9示出了与20-相位体系结构中的边缘检测器之一有关的时钟和信号的定时示例。为一个边缘检测器提供输入信号的三个采样器由三个连续时钟相位提供时钟驱动，所述三个连续时钟相位由P {i} O、P {i} I和p{i+l}0表示。因此，由于驱动时钟之间的偏差和采样判定时间的差异，采样器的输出彼此在时间上偏差，其中采样判定时间的差异还受到瞬时数据输入信号值的影响。首先考虑判定时间相对于采样周期较短并且针对所有采样具有类似值的情况。对于每个采样，在进行判定时，两个独热输出中仅有一个将被断言，而不可能二者均被断言。通过OR功能虚拟组合两个采样器输出产生这样的虚拟信号，该虚拟信号在采样阶段期间当判定可用时被断言，而在重置阶段期间和在采样阶段期间当尚未做出判定时不被断言。图9针对与一个边缘检测器相关联的3个采样器示出了这一点。此时， 不对边缘检测器馈送逻辑采样输入数据及其反相数据作为输入信号，而是根据以下映射馈送独热米样器输出dip = s[i] Op
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din = s[i] Onxip = s[i]Ipxin = s[i]Indjp = s [i+1] Opdjn = s [i+1] On独热采样器输出提供窗口功能，因此在所有3个采样器均实现判定并且类似上述的逻辑功能的值变为真的时间段期间，边缘检测器只能产生UP或dw脉冲。针对一个边缘检测器的3个采样中的每一个在名义上被偏差半个比特，导致第一和第三采样之间的一比特周期偏差。对于20-相位体系结构，这导致大约4比特或更少的up或dw校正脉冲长度。 一般而言，针对2N-相位体系结构，up或dw校正脉冲持续时间约为(N-I)比特或更少。图10通过示例示出了 up或dw脉冲可以变得更短的事实。如果所关注的采样器之一难以进行判定，则该采样的独热输出在实现判定之前均不会被断言。在等待该判定时， 边缘检测器将不会产生UP或dw脉冲。注意，如果不存在跳变，则采样器将实现判定，但是由于逻辑功能的值不会变为真，所以仍旧不会产生UP或dw脉冲。因此，采样器和边缘检测器的行为可以概述如下·在完整振荡器周期内，每个采样器经历两个时间段采样阶段和重置阶段。·由于分布的时钟相位,所有米样器均提供在时间上偏移的输出。·针对每个边缘检测器需要3个连续时钟驱动采样器的结果两个数据采样 (8{1}0和8{1+1}0)和一个边缘采样(S{i}l)，所述边缘采样是在所述两个数据采样之间获得的。·整个振荡器周期中边缘检测器的行为可以细分为与其输入信号状态有关的三个阶段I)三个所关注的采样器均处于采样阶段并且已经做出判定，导致三种可能情况O两个数据采样相等—没有发生输入信号跳变，因此没有频率up/dw校正O数据采样不相等&边缘采样等于后一数据采样—频率过低向上频率校正(up)O数据采样不相等&边缘采样等于前一数据采样—频率过高向下频率校正(dw)2)三个采样中的至少一个处于重置阶段，其中‘ρ’和‘η’输出取消断言，因此没有 up/dw频率校正。3)三个所关注的采样器均进行采样，但其中至少一个采样器尚未实现判定，因此其‘P’和‘η’输出均不被断言没有up/dw频率校正。 根据I)的用于up和dw信号的逻辑功能可以实现为使得当三个所关注的采样器中的至少一个采样器的两个输出均被取消断言时，up/dw信号将被取消断言，从而也覆盖了 2)和3)的情况。边缘检测器的up和dw输出驱动电荷泵来将电流泵入或泵出环路滤波器。图11 示出了包含极点和零点的电荷泵和环路滤波器实现的示例。在该示例中，与实际振荡器实现中针对良好PSRR通常优选的情况一样，环路滤波器的输出电压是相对于Vdd的电压，作为振荡器频率控制电压。如果有利于振荡器控制，则也可以将环路滤波器实现为相对于Vss 的电压，但是应当注意，在此情况下，up和dw输入也应当互换。注意，所有电荷泵共享环路滤波器。此外，所有电荷泵也可以共享用于伪路径 (dummy path)的偏置产生和单位增益缓冲器。为了减少电荷泵的数量，可以利用OR功能组合由具有相反相位的采样器驱动的两个边缘检测器的up和dw脉冲，因为它们从不重叠。 图12示出了这种情况。注意，在此情况下，电荷泵的关断时间段可能变短。图13示出了向采样器传递时钟相位的电平移位器的示例性实施例。电平移位器的功能是将振荡器内核的信号电平适配到驱动采样器所需的信号电平。图13a示出了电平移位器的可能实施例，其可用于期望低摆动振荡器信号和逻辑输出时钟信号电平的情况。电平移位器的输入耦合到振荡器内核的不同相位。需要2N个单端电平移位器来覆盖2N-相位体系结构的所有相位。电平移位器的延迟定义为启动采样-触发输出沿的输入信号跳变与采样-触发事件的实际输出跳变之间的延迟，该延迟应当表现出很小的差异，因为电平移位器的几个实例并行工作(见图1-4)，电平移位器延迟的差异会导致时间分布不均匀的采样事件，从而劣化CDR性能。电平移位器延迟的差异是由电平移位器的不同实例中的名义相同部件之间的失配导致的，尤其是图13a中的器件Mn和Mp。可以通过增加器件尺寸来改进匹配，但是这也增加了电平移位器的输入电容，从而增加了振荡器中的功耗和/或降低了其最大工作频率。在CMOS反相器实现中，典型地，PMOS器件具有比NMOS器件更大的W/L，以平衡两种器件的驱动强度。但是，对于电平移位器性能而言，通过增加Mn的尺寸并减小Mp的尺寸同时保持输入电容恒定，来使得NMOS器件Mn强于PMOS器件Mp是有利的。这导致了某种优化，其中NMOS器件Mn的W/L可以大于PMOS器件Mp的W/L。该优化减小了节点‘ofe’处下降沿的定时差异。此外，该优化使得电平移位器输出占空比偏离50%，从而有利于以采样器的‘重置’阶段为代价而延长‘采样’阶段。该优化的副作用在于节点‘ofe’上的上升沿将表现出差异增加，但这并非一个限制性因素，因为CDR可以实现为仅依赖于一种时钟沿类型的精度。在采用定时优化的下降沿的节点‘ofe’与数据采样器之间，如果数据采样器在上升时钟沿对输入数据采样，则应当插入奇数个反相器。否则，如果数据采样器在下降时钟沿对输入数据采样，则应当插入偶数个反相器。图13b示出了具有差分输入的电平移位器实施例的示例，该示例包括其后有两个单端结构的差分缓冲器级，每个单端结构都与图8a类似。如果应用差分电平移位器，则每个差分电平移位器的两个输入耦合到振荡器内核中的相反相位，而每个差分电平移位器提供两个输出时钟相位。这意味着需要N个差分电平移位器来覆盖2N-相位体系结构中的所有时钟相位。在前面描述的边缘检测器组之后，可选地，可以应用由所有采样器的等相位间隔子组驱动的附加组的边缘检测器。该附加组的边缘检测器到所使用的采样器的子组的连接与仅存在该采样器子组的情况类似。例如，对于20-相位振荡器，可以仅使用每隔一个的采样器而忽略中间的采样器。这允许禁用未使用的采样器组。附加组的边缘检测器的连接与仅存在这10个采样器的情况类似，因此等同于10-相位振荡器体系结构。注意，与使用所有20-相位的情况相比，中心和/或边缘采样的位置将会改变。在整个组和子组之间有意偏移中心和边缘位置以实现采样器的负载平衡也是有利的。附加组的边缘检测器的up/dw 输出可以驱动已经存在的电荷泵的选定子组或附加组的电荷泵。该原理不限于一个附加组的边缘检测器，也不限于值为2的下采样因子。例如，在24-相位振荡器的情况下，可以使用12(每两个采样)、8(每三个采样)、6(每四个采样)或4(每六个采样)个采样的子组。 当需要支持大范围输入数据速率并且振荡器的调谐范围有限时，使用一个或多个子组是有利的。虽然应用单时钟采样器是最方便的，但对于每个采样器使用两个或更多个相位将提供一些可能有用的自由度·延长采样阶段并缩短重置阶段持续时间，以向采样器提供更多时间以实现判定。·缩短采样器的独热输出信号断言时间段，以获得更短的反馈脉冲，从而获得反馈环路中的有效减小延迟。·缩短采样器的独热输出信号断言时间段，以获得更短的up/dw脉冲，从而可以合并更多的检测器输出。注意，在本发明中，使用具有20个相位的多相位体系结构给出了很多示例。20-相位体系结构的好处是它有利地适用于通常应用的8B10B编码的10比特粒度。但是，本领域技术人员应当理解，本发明可以应用于任何偶数相位，即2N，其中N对应于并行采样比特数。注意，对于任何示例性电路实施例，在实践中应用互补实现或具有类似功能的不同实现有时是有利的。注意，本文中针对某些信号的逻辑高或低电平的特定选择全部是用于说明原理的示例，而不限制其范围。注意，虽然使用CMOS器件技术(其对于逻辑功能实现具有公知的优点)示出了电路实施例示例，但是本发明不限于CMOS技术中的应用，而是也可以以其他技术实现，例如双极型晶体管或BiCMOS技术。注意，虽然本发明特别适用于应用于集成电路，但它也适用于根据本发明的部分包括多个部件的系统。本发明的保护范围不限于这里描述的实施例。本发明的保护范围也不限于权利要求中的附图标记。词语“包括”不排除权利要求中述及的部件以外的其他部件。元件之前的词语“一个”不排除多个元件的情况。构成本发明一部分的装置可以以专用硬件或编程处理器的形式实现。本发明包括每个新特征或特征组合。
权利要求
1.一种多相位时钟和数据恢复电路系统，包括-压控振荡器，包括耦合为环的多个相同结构单元，所述压控振荡器提供具有相同频率的第一多个相移信号；-反馈环路，该反馈环路包括-第二多个数据采样器，适于接收压控振荡器提供的第一多个相移信号；以及-相位检测器，耦合到相位对准电路，接收第二多个数据采样器产生的输出信号，并以输入信号的比特率产生对压控振荡器的控制信号。
2.根据权利要求I所述的多相位时钟和数据恢复电路系统，其中第一多个相移信号包括成对耦合的第一组信号和第二组信号，第一组信号中的每个信号具有第二组信号中的相应的正交信号。
3.根据权利要求2所述的多相位时钟和数据恢复电路系统，其中将第一组信号和第二组信号中的每个信号输入到相应的第三组数据采样器和第四组数据采样器。
4.根据权利要求2或3所述的多相位时钟和数据恢复电路系统，其中数据采样器包括独热数据采样器。
5.根据权利要求4所述的多相位时钟和数据恢复电路系统，其中独热数据采样器包括产生T对准信号的T锁存器或T触发器。
6.根据前述任一权利要求所述的多相位时钟和数据恢复电路系统,其中相位检测器接收T对准信号的组合。
7.一种用于多相位时钟和数据恢复电路的方法，包括-提供具有相同频率的第一多个相移信号；-提供反馈环路，所述反馈环路包括-第二多个数据采样器，适于接收压控振荡器提供的第一多个相移信号；以及-相位检测器，耦合到相位对准电路，接收第二多个数据采样器产生的输出信号，并以输入信号的比特率产生对压控振荡器的控制信号。
全文摘要
本发明描述了一种多相位时钟和数据恢复电路系统及方法，该多相位时钟和数据恢复电路系统包括压控振荡器，包括耦合为环的多个相同结构单元，所述压控振荡器提供具有相同频率的第一多个相移信号。该电路还包括反馈环路，该反馈环路包括第二多个数据采样器，适于接收压控振荡器提供的第一多个相移信号；以及相位检测器，耦合到相位对准电路，接收第二多个数据采样器产生的输出信号，并以输入信号的比特率产生对压控振荡器的控制信号。
文档编号H03L7/08GK102594337SQ20111043880
公开日2012年7月18日 申请日期2011年12月19日 优先权日2010年12月17日
发明者赫里特·威廉·登贝斯特, 阿诺·范德维尔 申请人:Nxp股份有限公司