专利名称：一种延迟电路的制作方法
技术领域：
本实用新型涉及一种延迟电路，特别是一种利用半导体的MOS管构建的延迟电路。
背景技术：
在控制技术领域，延迟电路(也有称为延时电路)是常用到的一种电路结构。现有技术的延时电路一般采用555芯片构建延时电路，也有采用分离的电子元器件搭建起来的。采用555芯片构建的延时电路的优点是可以根据需要设置不同的延时时间，但是目前在很多电路中得需要延时时间是固定的，如果还采用555延时电路的话，就会造成成本比较高。上述两种延时电路的体积较大、能耗较高、成本较高且误差较大。
实用新型内容本实用新型的发明目的在于针对上述存在的问题，提供一种采用半导体MOS集体管构建的一种延迟电路。本实用新型采用的技术方案是这样的一种延迟电路，包括电源电压Vin供给端、接地端、控制信号供给端、偏置电压供给端、HL控制信号输出端及LH控制信号输出端，还包括电流反射镜电路、电容器、第一级反相器电路和第二级反相器电路。所述电流反射镜电路包括第一 PMOS晶体管、第二 PMOS晶体管、第三NOMS晶体管、第四NMOS晶体管、第五PMOS晶体管和第六PMOS晶体管，第一 PMOS 晶体管的源极接电源电压Vin供给端、漏极接第二 PMOS晶体管的源极，第三NMOS晶体管的漏极接第二 PMOS晶体管的漏极、源极接接地端，第五PMOS晶体管的源极接电源电压Vin供给端、漏极接第六PMOS晶体管的源极，第四NMOS晶体管的源极接接地端、漏极接第六PMOS 晶体管的漏极，第一 PMOS晶体管的栅极、第二 PMOS晶体管的栅极、第三PMOS晶体管的栅极和第四PMOS晶体管的栅极分别与第二 PMOS晶体管的漏极连接，第三NMOS晶体管的栅极与偏置电压供给端连接，第四NMOS晶体管的栅极与偏置控制信号供给端连接；所述第一级反相器电路为COMS电路结构包括第七PMOS晶体管和第八NMOS晶体管，第七PMOS晶体管的源极接电源电压Vin供给端、漏极接第八NMOS晶体管的漏极和HL控制信号输出端，第八 NMOS晶体管的源极接接地端，第七PMOS晶体管的栅极和第八NMOS晶体管的栅极分别接第六PMOS晶体管的漏极；所述第二级反相器电路为COMS电路结构包括第九PMOS晶体管和第十NMOS晶体管，第九PMOS晶体管的源极接电源电压Vin供给端、漏极接第十NMOS晶体管的漏极和LH控制信号输出端，第十NMOS晶体管的源极接接地端，第九PMOS晶体管的栅极和第十NMOS晶体管的栅极分别接第七PMOS晶体管的漏极；电容器的一端与第七PMOS晶体管的栅极连接，另一端与接地端连接。综上所述，由于采用了上述技术方案，本实用新型的有益效果是本实用新型的电路结构简单、能耗低、延时控制精确、体积小、成本低廉。[0007]
图1是本实用新型一种延迟电路的电路原理图。
具体实施方式
以下结合附图，对本实用新型作详细的说明。为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。如图1所示，是本实用新型一种延迟电路的电路原理图。一种延迟电路，包括电源电压Vin供给端11、接地端12、控制信号供给端13、偏置电压供给端14、HL控制信号输出端 15及LH控制信号输出端16，其特征在于，还包括电流反射镜电路、第一级反相器电路和第二级反相器电路。所述电流反射镜电路包括第一 PMOS晶体管Ml、第二 PMOS晶体管M2、 第三NOMS晶体管M3、第四匪OS晶体管M4、第五PMOS晶体管M5和第六PMOS晶体管M6，第一 PMOS晶体管Ml的源极接电源电压Vin供给端11、漏极接第二 PMOS晶体管M2的源极，第三NMOS晶体管M3的漏极接第二 PMOS晶体管M2的漏极、源极接接地端12，第五PMOS晶体管M5的源极接电源电压Vin供给端11、漏极接第六PMOS晶体管M6的源极，第四NMOS晶体管M4的源极接接地端12、漏极接第六PMOS晶体管M6的漏极，第一 PMOS晶体管Ml的栅极、 第二 PMOS晶体管M2的栅极、第三PMOS晶体管M3的栅极和第四PMOS晶体管M4的栅极分别与第二 PMOS晶体管M2的漏极连接，第三NMOS晶体管M3的栅极与偏置电压供给端14连接，第四NMOS晶体管M4的栅极与偏置控制信号供给端13连接；所述第一级反相器电路为 COMS电路结构包括第七PMOS晶体管M7和第八NMOS晶体管M8，第七PMOS晶体管M7的源极接电源电压Vin供给端11、漏极接第八NMOS晶体管M8的漏极和HL控制信号输出端15， 第八NMOS晶体管M8的源极接接地端12，第七PMOS晶体管M7的栅极和第八NMOS晶体管 M8的栅极分别接第六PMOS晶体管M6的漏极；所述第二级反相器电路为COMS电路结构包括第九PMOS晶体管M9和第十NMOS晶体管M10，第九PMOS晶体管M9的源极接电源电压Vin 供给端11、漏极接第十NMOS晶体管MlO的漏极和LH控制信号输出端16，第十NMOS晶体管 MlO的源极接接地端12，第九PMOS晶体管M9的栅极和第十NMOS晶体管MlO的栅极分别接第七PMOS晶体管M7的漏极。还包括电容器Cl，所述电容器Cl的一端与第七PMOS晶体管M7的栅极连接，另一端与接地端12连接。在供给到控制信号供给端13的控制信号为高电平时，第四NMOS晶体管M4导通， 使电容器Cl放电。当控制信号供给端13的控制信号从高电平变为低电平时，第四NMOS晶体管M4截止，电容器Cl通过第六PMOS晶体管M6的漏极电流而被缓慢地充电。在充电结束的时刻，构成第一级反相器电路的第七PMOS晶体管M7和第八NMOS晶体管M8开始导通， 从HL控制信号输出端15输出的HL控制信号带有延迟地变成低电平，并且在此时构成第二级反相器电路的第九POMS晶体管M9和第十NMOS晶体管MlO导通，从LH控制信号输出端 16输出LH控制信号带有延迟地变成高电平。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型
4的保护范围之内。
权利要求1. 一种延迟电路，包括电源电压Vin供给端(11)、接地端(12)、控制信号供给端(13)、 偏置电压供给端(14)、HL控制信号输出端(15)及LH控制信号输出端(16)，其特征在于， 还包括电流反射镜电路、电容器(Cl)、第一级反相器电路和第二级反相器电路，所述电流反射镜电路包括第一 PMOS晶体管(Ml)、第二 PMOS晶体管(M2)、第三NOMS 晶体管(M3)、第四NMOS晶体管(M4)、第五PMOS晶体管(M5)和第六PMOS晶体管(M6)，第一 PMOS晶体管(Ml)的源极接电源电压Vin供给端(11)、漏极接第二 PMOS晶体管(M2)的源极，第三NMOS晶体管(ΙΟ)的漏极接第二 PMOS晶体管(IC)的漏极、源极接接地端(12)，第五PMOS晶体管(M5)的源极接电源电压Vin供给端(11)、漏极接第六PMOS晶体管(M6)的源极，第四NMOS晶体管(M4)的源极接接地端(12)、漏极接第六PMOS晶体管(M6)的漏极， 第一 PMOS晶体管(Ml)的栅极、第二 PMOS晶体管(M2)的栅极、第三PMOS晶体管(M3)的栅极和第四PMOS晶体管(M4)的栅极分别与第二 PMOS晶体管(M2)的漏极连接，第三NMOS晶体管(ΙΟ)的栅极与偏置电压供给端(14)连接，第四NMOS晶体管(M4)的栅极与偏置控制信号供给端(1 连接；所述第一级反相器电路为COMS电路结构包括第七PMOS晶体管(M7)和第八NMOS晶体管(M8)，第七PMOS晶体管(M7)的源极接电源电压Vin供给端(11)、漏极接第八NMOS晶体管(M8)的漏极和HL控制信号输出端(15)，第八NMOS晶体管(M8)的源极接接地端(12)，第七PMOS晶体管(M7)的栅极和第八NMOS晶体管(M8)的栅极分别接第六PMOS晶体管(M6) 的漏极；所述第二级反相器电路为COMS电路结构包括第九PMOS晶体管(M9)和第十NMOS晶体管(MlO)，第九PMOS晶体管(M9)的源极接电源电压Vin供给端(11)、漏极接第十NMOS 晶体管(MlO)的漏极和LH控制信号输出端(16)，第十NMOS晶体管(MlO)的源极接接地端 (12)，第九PMOS晶体管(M9)的栅极和第十NMOS晶体管(MlO)的栅极分别接第七PMOS晶体管(M7)的漏极；电容器(Cl)，所述电容器(Cl)的一端与第七PMOS晶体管(M7)的栅极连接，另一端与接地端(1 连接。
专利摘要本实用新型公开了一种延迟电路，包括电源电压Vin供给端、接地端、控制信号供给端、偏置电压供给端、HL控制信号输出端及LH控制信号输出端，还包括由第一PMOS晶体管、第二PMOD晶体管、第三NMOS晶体管、第四NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管构建的电流反射镜电路，电容器，由第七PMOS晶体管和第八NMOS晶体管构建的第一级反相器电路以及由第九PMOS晶体管和第十NMOS晶体管构建的第二级反相器电路。本实用新型的电路结构简单、能耗低、延时控制精确、体积小、成本低廉。
文档编号H03K17/28GK202309655SQ20112041714
公开日2012年7月4日 申请日期2011年10月28日 优先权日2011年10月28日
发明者孙伟平, 王纪云 申请人:郑州单点科技软件有限公司