Pll双边沿锁定检测器的制造方法
【专利摘要】指示目标信号与参考信号同相的锁定信号包括在目标信号的上升和下降边沿检测参考信号。在参考信号的上升和下降边沿检测目标信号。在目标与参考信号之间的异相状况用来将定时装置置于重置状态中。在允许定时装置超时时，确立如下信号，该信号指示目标信号被视为锁定到参考信号。
【专利说明】PLL双边沿锁定检测器
[0001]有关申请的交叉引用
[0002]本公开要求于2010年10月26日提交的第61/406，953号美国临时申请的优先权，出于所有目的而通过引用将该申请的内容结合于此。
【技术领域】
[0003]本公开内容涉及锁相环(PLL)电路，并且具体地涉及用于检测PLL的输出何时已经锁定到参考信号上的电路部分。
【背景技术】
[0004]除非这里另有明示，在这一章节中描述的方式不是本申请中的权利要求的现有技术，并且不因包含于这一章节中而承认为现有技术。
[0005]在通信电子设备和数字电子设备中广泛使用锁相环(PLL)。在无线产品中，PLL通常用来生成高速系统时钟。在对用于PLL的电子设备上电时，PLL输出信号的频率可能需要约数十微秒以变得稳定。通常提供锁定检测器电路以检测PLL输出信号的频率何时已经稳定。锁定检测器可以生成可以由系统用于时钟门控的锁定信号。
[0006]在图1中图示典型PLL电路配置。PLL电路100的主要块通常包括相位频率检测器112、电荷泵114、低通滤波器116、压控振荡器(VCO) 118和反馈计数器120。相位频率检测器112检测在参考信号(时钟)FMf与反馈信号(时钟)Ffb之间的相位频率差，并且基于反馈信号Ffb的频率(反馈频率)是否滞后或者超前于参考信号Fref的频率(参考频率)生成“向上”(U)或者“向下”(D)控制信号。
[0007]相位频率检测器112向电荷泵114输出这些“向上”和“向下”信号。如果电荷泵接收“向上”信号，则向低通滤波器116中驱动电流。反言之，如果电荷泵114接收“向下”信号，则从低通滤波器116汲取电流。低通滤波器116将这些信号转换成用来控制VCO 118的控制电压(DC电平)。
[0008]基于控制电压，VCO 118的PLL输出信号F。以更高或者更低频率振荡，这影响反馈信号Ffb的相位和频率。因此如果相位检测器112产生“向上”信号，则PLL输出信号F。的频率增加。“向下”信号减少PLL输出信号F。的频率。一旦参考信号Fref和反馈信号Ffb具有相同相位和频率，则VCO 118的输出稳定。在对准参考信号Fref和反馈信号Ffb时，PLL输出信号F。不同地称为“锁定”、“锁定到参考信号”等。
[0009]可以在反馈环中插入除以N的计数器120以将PLL输出信号F。的幅度增加至参考信号FMf以上。PLL输出信号F。等于参考信号FMf的N倍。
[0010]锁定检测器102比较参考信号Fref与反馈信号Ffb以确定锁定状况何时已经出现。在锁定状况已经出现时输出锁定信号。
[0011]图1还图示简单时序图。当在时间to向电路部分施加功率时，PLL输出信号F。的频率开始增加。在to与tl之间的时间段期间，PLL频率不稳定并且不能由系统使用。在时间tl，PLL频率已经稳定，但是通常允许时间段(t2-tl)流逝以保证PLL输出信号F。已经完全稳定。因而在to与t2之间的时间段期间，锁定信号保持“L0”。在时间t2，锁定信号变“高”以表明PLL输出信号F。准备好钟控系统逻辑。
[0012]图2图示用于锁定检测器102的常规实现方式，该锁定检测器基于参考信号FMf和反馈信号Ffb的上升边沿确定信号锁定。锁定检测器包括两个触发器电路，诸如除法器202和204。参考信号Fief由反相延迟线206延迟，并且延迟的信号Fm’向触发器202中馈送。反馈信号Ffb钟控触发器202。类似地，对于触发器204而言，反馈信号Ffb由反相延迟线208延迟，并且延迟的信号Ffb’向触发器204中馈送。反馈信号Fief钟控触发器204。触发器202和204的输出向NAND门210中馈送。
[0013]定时电路212包括由电流源224充电的电容器222。只要晶体管228保持于OFF状况，在与Ι/c成比例的某一数量的时间之后，其中I是电流并且C是电容，电容器222将充电至如下电压电平(即阈值电压电平)，该电压电平足以触发缓冲器228并且输出构成锁定检测信号的信号。晶体管228由NAND门210的输出控制。在上电期间，在参考信号Fref与反馈信号Ffb之间的相位将变化直至反馈信号达到用参考信号锁定。
[0014]参照图3，针对锁定状况图示参考信号Fref和反馈信号Ffb的时序图。在这一幅图和后续图中，时序图中的阴影区域代表依赖于信号Fref和Ffb的先前相位关系的在先输出状态(“高”或者“低”)。分别在Ffb和Fief的上升边沿上钟控图2中所示触发器202和204。因而触发器将锁定被延迟τ (反相延迟线206和208的传播延迟)的相应反相的信号Fie/和Ffb’。可见在图3中所示锁定状况中对准参考信号Fref和反馈信号Ffb的上升边沿。触发器输出Q202和Q204是“高”，因而NAND门210的输出是“低”。因此，晶体管228为OFF并且只要锁定状况存在就将保持于OFF状态中从而允许电容器222继续充电并且锁定检测信号确立。
[0015]参照图4，针对其中参考信号FMf和反馈信号Ffb未同相的“无锁定”状况图示时序图。时序图示出触发器202的输出由于Ffb的上升边沿的、相对于反相和延迟的参考信号Fre/的定时而为“低”。因而NAND门210针对这一状况为“高”。晶体管228被接通，因而电容器222未充电。
[0016]参照图5，图示针对“无锁定”状况的时序图，在该状况中，在参考信号Fref与反馈信号Ffb之间的相位关系在时间tx产生如下状况，该状况使NAND门210不正确地输出“低”逻辑电平。NAND门21的“低”输出关断晶体管228，从而允许电容器222充电并且锁定检测信号错误地确立。
【发明内容】
[0017]在一些实施例中，一种电路包括用于接收参考信号和目标信号的输入。该电路包括用于在目标信号的上升和下降边沿输出参考信号的第一电平的第一电路部分。第二电路部分在参考信号的上升和下降边沿输出目标信号的第二电平。第三电路部分在第一和第二电平指不目标信号未与参考信号同相时确立第三电平。
[0018]在一些实施例中，第四电路部分在时间量已经流逝之后输出第四信号并且操作用于响应于出现第三电平来重置。第四电路部分可以包括计数器，计数器包括连接到第三电路部分的重置输入。在其它一些实施例中，第四电路部分可以包括电流源、晶体管和电容器。电容器由来自电流源的电流充电并且可以由晶体管放电。在其它一些实施例中，第四电路部分可以包括执行固件的数字处理单元。
[0019]在一些实施例中，第一电路部分包括用于输出延迟的参考信号的延迟元件，其中第一电平基于延迟的参考信号。在一些实施例中，第二电路部分包括输出延迟的目标信号的延迟元件，其中第三和第四电平基于延迟的目标信号。
[0020]在一个实施例中，该电路还包括锁相环(PLL)电路，PLL电路具有用于接收参考信号的输入并且具有基于PLL电路的输出的PLL反馈信号，其中PLL反馈信号是目标信号。
[0021]在一些实施例中，一种操作电路的方法包括接收参考信号和目标信号。在目标信号的上述和下降边沿生成参考信号的第一电平。在参考信号的上升和下降边沿生成目标信号的第二电平。执行操作，操作包括在时间量已经流逝之后确立时钟信号。在第一和第二电平指不目标信号未与参考信号同相时重启操作。
【专利附图】
【附图说明】
[0022]图1和图2示出现有技术的锁定检测器。
[0023]图3-图5图示基于现有技术的锁定检测器的时序图。
[0024]图6示出根据本公开内容的原理的锁定检测器的一个示例实施例。
[0025]图6A图示将固件用于定时电路部分。
[0026]图7-图9示出用于根据本公开内容的原理的在参考信号与目标信号之间的各种相位关系的时序图。
[0027]图10示出本公开内容的使用基于模拟定时电路的锁定检测器的一个实施例。【具体实施方式】
[0028]在下文描述中，出于说明的目的，参数许多例子和具体细节以便提供对本公开内容的透彻理解。然而本领域技术任一将清楚，如权利要求限定的本公开内容可以单独或者在与下文描述的其它特征的组合中包括这些例子中的特征中的一些或者所有特征并且还可以包括这里描述的特征和概念的修改以及等效特征和概念。
[0029]根据本公开内容的原理的一种锁定检测器电路可以提供在参考信号与目标信号之间的锁定状况的指示。在一些实施例中，参考信号可以是锁相环(PLL)电路中的参考信号，并且目标信号可以是PLL电路的反馈环中的反馈信号。在图1中图示PLL电路的例子。然而可以在其中希望确定一个信号(例如目标信号)是否已经实现用另一信号(例如参考信号)锁定的任何电路部分中使用根据本公开内容的原理的锁定检测器电路。
[0030]参照图6，在一些实施例中，锁定检测器600可以包括触发器602、604、606和608。如随后将变得清楚的那样，触发器602和604构成双边沿触发的检测器。类似地，触发器606和608也构成双边沿触发的检测器。在图6中所示具体实施例中，触发器602、604、606和608是D型触发器。然而将理解可以替换为其它类型的触发器。
[0031 ] 锁定检测器600接收参考信号Fref和目标信号Ftawt并且可以输出锁定检测信号。参考信号Fmf向反相延迟线610中馈送。反相延迟线610与传播延迟τ关联。反相延迟线610的输出是相对于传入参考信号Fraf被延迟基于传播延迟τ的数量的反相的信号Fraf’。反相的信号Fra/向触发器602和604中馈送。触发器602和604由目标信号Ftmget钟控。具体而言，触发器602被配置有非反相时钟输入，因此由目标信号Ftmgrt的上升边沿触发；而触发器604被配置有反相时钟输入，因此在目标信号的下降边沿上被触发。
[0032]目标信号Ftawt向反相器612中馈送以除了用作触发之外还用于检测。在一些实施例中，反相器612可以具有与反相器610基本上相同的传播延迟τ。反相器612的输出是相对于传入目标信号Ftawt被延迟与τ成比例的数量的反相的信号Ftmgrt’。反相的信号Ftarge/向触发器606和608中馈送。触发器606被配置有非反相时钟输入。因此在参考信号Fref的上升边沿上被触发。触发器608被配置有反相时钟输入，因此在参考信号Fref的下降边沿上被触发。
[0033]可以理解，可以使用任何用于检测并且与目标信号Ftawt的上升边沿和下降边沿同步保持参考信号FMf的电平的适当装置取代触发器602和604。类似地，可以使用任何用于检测并且与参考信号FMf的上升边沿和下降边沿同步保持目标信号Ftawt的电平的适当装置取代触发器606和608。
[0034]在一些实施例中，锁定检测器600还可以包括用于接收相应的触发器604和608的输出Q604和Q6tl8的NAND门614。NAND门614的输出向AND门616的输入中馈送。输出Q604和Q6tl8分别代表分别在信号Ftawt和Fref的下降边沿上检测到的反相和延迟的信号Fm/和Ftaw/的电平。
[0035]AND门616除了来自NAND门614的输入之外还接收来自触发器602和606的输入。来自触发器602的输出Q6tl2和来自触发器606的输出Q6tl6向AND门616中馈送。输出Q602和Q6tl6分别代表分别在信号Ftawt和Fref的上降边沿上检测到的反相和延迟的信号Fm/和Ftaw/的电平。
[0036]在一些实施例中，锁定检测器600还可以包括定时电路618。定时电路618从初始状态操作持续给定的时间量T，然后在输出618a确立信号。定时电路618可以包括重置线618a，该重置线将定时电路重置成初始状态，因此从该初始状态重启定时操作。在一些实施例中，时间量T可以是可配置的。AND门616的输出连接到定时电路618的重置线618b。
[0037]在一个实施例中，定时电路618可以包括计数器622。例如计数器622可以从初始状态零计数到某一最大计数值。可以理解，可以运用用于计数器的许多实现方式中的任何实现方式。计数器622的输出可以用作定时电路618的输出618a。例如，可以在计数器已经达到它的最大计数值时确立输出。计数器622包括重置输入瓦(该图示出反相重置输入)，该重置输入连接到定时电路618的重置线618b，该重置线又连接到AND门616的输出。在重置输入瓦由AND门616确立时，计数器622重置成初始状态并且重启计数序列；例如开始从零计数。
[0038]计数器622可以使用参考信号Fief来钟控并且可以被配置用于在已经达到最大计数值之后在它的输出确立信号。因而计数器622可以被配置用于通过适当配置最大计数值来运行持续适当时间量T。在一些实施例中，最大计数值可以是可编程的，因此可以对时间量T编程。在其它一些实施例中，最大计数值可以是固定值。
[0039]参照图6A，在另一实施例中，锁定检测器600可以运用定时电路618 ’，该定时电路用包括在适当数字处理单元622’(诸如通用IO(GPIO)处理器)上执行的可执行程序代码的固件来实施。重置线618b和参考信号Fref可以连接到GPIO处理器622’的输入管脚。输出618a可以连接到GPIO处理器622’的输出管脚。固件可以被编程用于对输入管脚上的信号做出响应以在输出管脚上输出信号以用如上文针对图6中所示定时电路618讨论的相同方式表现。
[0040]可以结合时序图说明锁定检测器600的操作。参照图7，将讨论用于锁定状况的时序图，在该锁定状况中，目标信号Ftogrt被锁定到参考信号FMf (即与参考信号Fref同相)。在这一幅图和后续图中，时序图中的阴影区域代表触发器的、依赖于信号FMf和Ftmgrt的先前相位关系的在先输出状态。然而由于附图未示出用于Fref和Ftawt的细节，所以触发器的在先输出状态未知，因此加阴影。
[0041]输出Q6tl4在触发器604由目标信号Ftoget的下降边沿触发时为“低”，因为反相的信号Fm/的信号电平在触发时为“低”。类似地，输出Q6tl8在触发器608由目标信号Ftmgert的下降边沿触发时为“低”，因为反相的信号Ftawt’的信号电平在触发时为“低”。因而NAND门614的输出为“高”。
[0042]输出Q6tl2在触发器602由目标信号Ftoget的上升边沿触发时为“高”，因为反相的信号Fm/的信号电平在触发时为“高”。类似地，输出Q6tl6在触发器606由参考信号FMf的上升边沿触发时为“高”，因为反相的信号Ftawt’的信号电平在触发时为“高”。由于向AND门616的所有三个输入为“高”，所以AND门在定时电路618的重置线618b上确立“高”电平。
[0043]由于计数器622的重置输入为反相的输入，所以计数器未重置并且继续以如下速率计数，该速率基于时钟信号的频率，该时钟信号在图6中所示实施例中为参考信号FMf。在基于最大计数值的时间段已经流逝时，计数器622将在定时电路618的输出618a上确立信号(例如“高”电平)。
[0044]可以理解，可以根据需要多少时间以确定已经实现锁定状况来调整时间段。参照图1，在上电期间，反馈信号Ffb (即目标信号)可以进入如下时段，在该时段中，它的频率在参考频率(信号Fm)以上和以下波动，因此尚未实现锁定。计数器622提供的时间段因此应当长到足以在那些波动期间避免误判锁定指示。
[0045]将理解，与图7相似的时序图可以用来得到在FMf与Ftmgrt之间的其它“无锁定”(异相)状况将使定时电路618保持于重置状态中这样的结论。因此，在Fref与Ftogrt之间的异相状况将定时电路618置于重置，并且防止它超时。仅在用FMf锁定Ftmgrt时使能定时电路618，其中定时电路618可以超时，从而可以确立锁定检测信号，因此指示目标信号Ftawt视为锁定到参考信号FMf。例如考虑图8,该图针对图4中所示的在Fmf与Ftmget之间的相位关系示出了锁定检测器600的时序图。如从图可见，AND门616的输出为“低”，这将使计数器622保持于重置。
[0046]图9针对图5中所示“无锁定”情形示出锁定检测器600的时序图，其中常规锁定检测器给予锁定的误判指示。如图中所示，在时间tx，AND门616的输出在目标信号Ftmgrt的下降边沿钟控反相的信号Fm/时输出“低”。回顾图6，在AND门616的输出的“低”逻辑电平重置定时电路618中的计数器622。如图8中可见，AND门616将针对在Fref与Ftmgrt之间的给定的相位关系维持“低”输出，因此将使计数器622保持于重置。因而在这一无锁定情形将使用图2中所示常规锁定检测器102已经造成误判锁定指示时，根据本公开内容的原理的锁定检测器将正确地指示无锁定情形(即通过未确立锁定检测信号)。
[0047]在图6中，锁定检测器600运用定时电路618，该定时电路包括在一些实施例中为数字电路的计数器622。在其它一些实施例中，根据本公开内容的原理的锁定检测器可以运用基于模拟的定时电路。因此在诸如图10中所示一些实施例中，锁定检测器1000可以包括模拟定时电路1018。例如定时电路1018可以运用与图2中所示电路212相似的电路。定时电路1018的初始状态可以是全放电的电容器1022。在电容器1022充电至缓冲器1024的触发电平以上的电平时，缓冲器将确立如下信号，该信号构成锁定检测信号。可以在AND门616的输出确立如下信号时将定时电路1018重置成初始状态，该信号接通晶体管1026以对电容器1022放电。电容器1022的充电时间与进入电容器的电流流量I和电容器的电容成比例。结合图6讨论的时序图适用于锁定检测器1000的定时。
[0048]数字计数器(诸如图6中的计数器622)使用更小部件(因此在面积方面更高效)并且可以消耗比模拟的对应计数器更少的功率。数字计数器更容易可配置。例如可以通过去除或者向计数器622添加计数级(通常为触发器)来变化时间而未显著影响硅面积。然而将理解根据本公开 内容的原理的锁定检测器可以运用基于模拟的定时电路1018而不是数字电路。
[0049]如在这里的说明书中和贯穿所附权利要求所用，“一个/ 一种”和“该”除非上下文另有明示则包括复数引用。也如在这里的说明书中和贯穿所附权利要求所用，“在……中”的含义除非上下文另有明示则包括“在……中”和“在……上”。
[0050]上文说明书举例说明本公开内容的各种实施例以及可以如何对它们的方面进行实施的例子。上述例子和实施例不应视为仅有的实施例并且被呈现用于举例说明如所附权利要求限定的本公开内容的灵活性和优点。基于上述公开内容和所附权利要求，其它布置、实施例、实现方式和等效物将为本领域技术人员所清楚并且可以在未脱离权利要求的精神实质和范围时加以运用。
【权利要求】
1.一种被配置用于接收参考信号和目标信号的电路，包括: 第一电路部分，操作用于在由所述目标信号的上升边沿和所述目标信号的下降边沿触发时输出代表所述参考信号的第一电平； 第二电路部分，操作用于在由所述参考信号的上升边沿触发时和在所述参考信号的下降边沿时输出代表所述目标信号的第二电平；以及 第三电路部分，被配置用于分别从所述第一电路部分和所述第二电路部分接收所述第一电平和所述第二电平，并且操作用于在所述第一电平和所述第二电平指示所述目标信号不与所述参考信号同相时输出第三电平。
2.根据权利要求1所述的电路，还包括:第四电路部分，连接到所述第三电路部分，并且操作用于在时间量已经流逝之后输出第四电平，其中所述第四电路部分还操作用于在所述第三电路部分输出所述第三电平时重置。
3.根据权利要求1所述的电路，其中所述第一电路部分包括用于输出延迟的参考信号的第一延迟元件，其中所述第一电平基于所述延迟的参考信号。
4.根据权利要求3所述的电路，其中所述第二电路部分包括用于输出延迟的目标信号的第二延迟元件，其中所述第二电平、所述第三电平和所述第四电平基于所述延迟的目标信号。
5.根据权利要求1 所述的电路，其中所述第三电路部分还操作用于在所述目标信号与所述参考信号同相时输出与所述第三电平不同的第五电平，其中所述第四电路部分在所述第三电路部分输出所述第五电平时不重置。
6.根据权利要求1所述的电路，其中所述第一电路部分包括: 第一电路，操作用于输出代表与所述目标信号的所述上升边沿同步检测到的所述参考信号的第一检测到的电平；以及 第二电路，被配置用于输出代表与所述目标信号的所述下降边沿同步检测到的所述参考信号的第二检测到的电平， 其中所述第一电平包括所述第一检测到的电平和所述第二检测到的电平。
7.根据权利要求6所述的电路，其中所述第二电路部分包括: 第三电路，被配置用于输出代表与所述参考输出信号的所述上升边沿同步检测到的所述目标信号的第三检测到的电平；以及 第四电路，被配置用于输出代表与所述参考输出信号的所述下降边沿同步检测到的所述目标信号的第四检测到的电平， 其中所述第二电平包括所述第三检测到的电平和所述第四检测到的电平。
8.根据权利要求1所述的电路，其中所述第四电路部分包括:定时电路，具有连接到所述第三电路部分的输出的重置输入；或者在数字处理单元上执行的固件。
9.根据权利要求1所述的电路，其中所述第四电路部分包括电流源、晶体管和电容器，其中所述电容器由来自电流源的电流充电，其中所述晶体管的控制栅极连接到所述第三电路部分的输出并且被配置用于在所述晶体管被接通时对所述电容器放电，其中所述第四电平基于所述电容器的电压电平。
10.根据权利要求1所述的电路，还包括:锁相环(PLL)电路，具有用于接收所述参考信号的输入并且具有基于所述PLL电路的输出的PLL反馈信号，其中所述PLL反馈信号构成所述目标信号。
11.一种被配置用于接收参考信号和目标信号的电路，包括: 第一装置，用于分别基于所述目标信号的上升边沿和下降边沿检测所述参考信号的第一电平和第二电平； 第二装置，用于分别基于所述参考信号的上升边沿和下降边沿检测所述目标信号的第一电平和第二电平； 定时器装置，用于在时间量已经流逝之后生成锁定信号；以及重置装置，用于在所述参考信号的所述第一电平和所述第二电平以及所述目标信号的所述第一电平和所述第二电平指示所述目标信号不与所述参考信号同相时重置所述定时器。
12.根据权利要求11所述的电路，其中所述锁定信号指示所述目标信号与所述参考信号同相。
13.根据权利要求11所述的电路，其中所述第一装置包括用于相对于所述目标信号延迟所述参考信号的装置。
14.根据权利要求11所述的电路，其中所述第二装置包括用于相对于所述参考信号延迟所述目标信号的装置。
15.根据权利要求11所述的电路，其中所述定时器装置包括电流源、晶体管和电容器，其中所述晶体管被配置用于根据控制信号对所述电容器充电和对所述电容器放电，所述控制信号基于所述第一电平、所述第二电平、所述第三电平和所述第四电平，其中所述锁定信号基于所述电容器的电压电平。
16.根据权利要求11所述的电路，其中所述定时器装置包括计数器。`
17.根据权利要求11所述的电路，还包括:锁相环(PLL)电路，具有用于接收所述参考信号的输入并且具有基于所述PLL电路的输出的PLL反馈信号，其中所述PLL反馈信号构成所述目标信号。
18.—种在电路中的方法，包括: 接收参考信号； 接收目标信号； 在所述目标信号的上升边沿的时间和在所述目标信号的下降边沿的时间生成代表所述参考信号的第一电平； 在所述参考信号的上升边沿的时间和在所述参考信号的下降边沿的时间生成代表所述目标信号的第二电平； 执行操作，所述操作包括在预定时间量已经流逝之后确立锁定信号；以及在所述第一电平和所述第二电平指示所述目标信号不与所述参考信号同相时选择性地重启所述操作。
19.根据权利要求18所述的方法，还包括在生成所述第一电平之前延迟所述参考信号。
20.根据权利要求19所述的方法，还包括在生成所述第二电平之前延迟所述目标信号。
【文档编号】H03D13/00GK103563249SQ201180049897
【公开日】2014年2月5日 申请日期:2011年10月13日 优先权日:2010年10月26日
【发明者】王晓悦, S·M·雅马尔 申请人:马维尔国际贸易有限公司