专利名称：在模拟比较器中将自动归零电压移位的方法
技术领域：
本发明的一些实施例总体而言涉及比较器，更具体而言涉及一种在模拟比较器中将自动归零电压移位的方法。
背景技术：
随着计算机和处理器变得越来越功能強大，在数字领域要完成越来越多的信号处理。数字信号处理可以执行复杂的操作以将输入数据处理得接近真实世界的模拟信号，并且可以实时地执行操作或者可以储存数字数据以供将来处理。由于真实世界的信号以模拟信号存在，因此需要将这些模拟信号转换成等效的数字信号。模数转换器(ADC)被用于许多应用场合，诸如，例如转换エ业应用中的模拟控制信号、音乐中的音频信号、数码相机中的摄影图像、和数码摄影机中的视频图像。对于大多数的电路，存在许多不同类型的ADC，其中对于不同的限制条件作出折中。其中的ー些ADC，诸如“快闪” ADC，在电路和布图空间方面相对较为昂贵，因此，由于每增加额外的比特就需要将比较器的数目加倍，因而在分辨率方面有限制，但是在转换速度方面非常快。另外ー些ADC,诸如倾斜ADC，能够非常简单，但转换时间慢。而且随着分辨率数増大，转换时间将会增カロ。因此，具体应用需要考虑各种限制并确定最能服务于其目的最佳设计。然而，即使选择具体的设计，并且可能对其进行改进以改善其设计，仍然会出现需要克服的ー些挑战。对于高分辨率和高速成像，列并行ADC结构已成为CMOS图像传感器中最广泛使用的ADC。实现CMOS图像传感器的良好性能的ー个主要挑战就是降低噪声或其他信号偏移对被转换的数字数据的影响。通过将这些系统与參照附图的本申请其余部分所指出的本发明的ー些方面相比较，现有和传统方法的另外的局限和不足对于本领域技术人员而言将变得明显。
发明内容
本发明的一些实施例提供了一种在模拟比较器中将自动归零电压移位的方法。本发明的方面可以包括至少ー个ニ极管配置的晶体管，以增加至少ー个NMOS负载晶体管的漏极电压。可以实施第一开关和第二开关，以在闭合第一开关和第二开关时増加第一 PMOS输入晶体管的栅极处的电压和第二 PMOS输入晶体管的栅极处的电压。在第一 PMOS输入晶体管的栅极处和第二 PMOS输入晶体管的栅极处的电压增加可以是与所述至少一个ニ极管配置的晶体管相对应的ニ极管电压。第一输入晶体管和第二输入晶体管中的每个的栅极可以与外部电路电容性地耦接，并且输出信号可以取决于所述第一 PMOS输入晶体管的栅极处的电压电平与所述第二PMOS输入晶体管的栅极处的电压电平的比较而产生。所述至少一个负载晶体管中的第二个
可以是ニ极管配置。从如下的描述和附图中将会更加全面地了解本发明的这些和其它优点、方面和新颖的特征及其图示实施例的细节。
參照说明书的其他部分和附图可以对本发明所提供的实例的构思和优点有进ー步的理解，其中相同的附图标记在各个附图中用来表示相似的部件。在一些实例中，与附图标记关联的下标表示多个相似部件之一。当提及相似的附图标记而没有指定已有下标时，附图标记表示所有相似的部件。图IA是利用本发明的实施例的用 于模数转换的示例性系统的框图。图IB是利用本发明的实施例的用于模数转换的示例性系统的框图。图2是利用本发明的实施例的用于列并行模数转换器的示例性系统的框图。图3是利用本发明的实施例的示例性的比较器结构的框图。图4是示例性的比较器的示意图。图5是根据本发明的实施例的具有ニ极管电平移位的示例性比较器的示意图。
具体实施例方式以下的描述仅提供示例性的实施例，并非限制本发明的范围、应用和结构。确切地说，对实施例的描述将向本领域技术人员提供能够实施本发明实施例的说明。在不脱离所附权利要求所提出的本发明的精神和范围的前提下，可以对元件的功能和布置进行各种改变。因此，各个实施例可以适当地省略、替换或増加各种过程或部件。例如，应当理解的是，在替代的实施例中，可以按照与所描述的不同的顺序来执行这些方法，且可以増加、省略或组合各种步骤。此外，对于结合一些实施例所描述的特征，可以在各种其它的实施例中进行组合。可以用相似的方式对实施例的不同方面和元件进行组合。还应当理解的是，下列系统和方法可以是更大的系统中的部件，其中，其它过程可以优选或者修改它们的应用。此外，在下列实施例之前、之后或同时可能需要若干个步骤。下面将參照附图详细描述本发明的实施例，使得本领域技术人员可以容易地实现本发明的范围。本发明的一些实施例可以提供在模拟比较器中将自动归零电压移位的方法。图IA是利用本发明的实施例的用于模数转换和数模转换的示例性系统的框图。參见图1A，示出了用于处理输入数据的电路的一部分，包括ADC 101、处理器102和控制逻辑 103。ADC 101将输入的模拟信号，诸如来自视频图像传感器(图IA中未示出)的像素信号转换成等效的数字信号。由ADC 101输出的数字信号可以由处理器102进ー步处理。处理器102可以例如使用数字信号处理方法将来自ADC 101的数字信号压缩成标准的视频格式，诸如MPEG1、MPEG2或MPEG4。处理器102还可以包括可储存码的存储器块102a。可以由处理器102执行所述码以实现各种功能，例如数字信号处理。还可以使用存储器块102a储存来自ADC 101的数字信号和/或由于对ADC 101的数字信号进行处理所产生的数字信号。控制逻辑103还可以包括产生时钟、控制和使能信号、以及用于各种模块诸如ADClOl的命令的电路。例如，控制逻辑103可以产生用于在ADC 101中计数的时钟信号，其中时钟信号并非连续地运行。运行的时钟包括脉冲，而不运行的时钟或处于低状态或处于高状态。控制逻辑103还可以输出使能信号，所述使能信号将ADC 101中的计数器使能以在特定的时间段进行计数，并且控制逻辑103还输出复位信号。图IB是利用本发明的实施例的用于模数转换的示例性系统的框图。參见图1B，示出了图像处理系统104，其包括像素阵列110，像素阵列110可以接收模拟图像输入105信息并且输出相应的信号。此信号被列ADC 130转换成数字形式，并且被传送至数字处理模块160以用于在数字域中的进ー步 处理。数字处理模块160输出数字图像输出165，所述数字图像输出165是模拟图像输入105的数字形式。总体而言,光作为模拟信息与像素阵列110的姆个像素115相互作用。像素115成行和成列设置，这有效地定义像素阵列110的分辨率，并影响由图像处理系统104转换成数字图像输出165数据的模拟图像输入105数据的量。用于这种转换的各种结构通常分为两类。根据其中ー类，对来自每行像素115的列数据进行选择并多路复用，且利用串行ADC方法将多路复用后的数据转换成数字数据。根据另ー类，每行的数据通过列并行ADC过程被并行地列向(column-wise)转换成数字数据。图IB示出此第二种类型。在像素阵列110处检测模拟图像输入105数据。行控制模块120选择每行的数据并且将所述数据传送给ー组列ADC 130。每个列ADC 130根据列控制模块135并行地处理行向(row-wise)数据中的一列(即，一个像素115)，以产生用于该行的相应数字数据。行控制模块120和列控制模块135可以由数字控制模块140进ー步控制。在用于执行模数转换的列并行ADC方法中有不同的结构可用。ー种方法是已知的“单斜率”ADC。根据示例性的单斜率ADC方法，由基准发生器模块150产生的基准信号以特定的斜率傾斜，并且与根据相应像素115接收的模拟图像输入105所产生的像素115信号电平进行比较。列ADC 130检测倾斜信号与像素115信号电平相交的交叉点。此交叉点可以利用模拟或数字技术来检測。例如，各个实施例可以使用数字技术(例如计数器)来确定与此交叉点相对应的值。基准发生器模块150通常与所有的列ADC 130全局地耦接，使得列ADC 130共享共同的基准信号。尤其，数字输出的准确性可能受到对交叉点的准确检测的影响，而对所述交叉点的准确检测又受到基准电平的移动的影响。例如，基准电平可以像素115到像素115地变化，和/或可以根据电源中的移动(例如，噪声)而移动。因为基准信号在ADC 130上是共享的，且列ADC 130并行地作用于每行，因此基准信号中的移动倾向于造成行向效应(本文称为行向噪声)。除了行向噪声之外，列ADC 130可能经历列向噪声。具体地，列ADC 130通常可能经历数个列固定模式噪声(CFPN)源，诸如在像素源极跟随器、列比较器、计数器和线存储器定时上的变化、在ADC阵列的时钟和倾斜信号上的歪斜(skew)等。例如，エ艺变化可以导致电路部件从ー个列ADC 130到另ー个列ADC 130略微有所不同，从而导致列ADC 130具有略微不同的触发点、滞后、延迟等。因为列ADC 130以行到行的方式共享，故此CFPN能够经由行来传播，影响数字图像输出165。对列ADC 130彼此进行校准可以减轻CFPN源的影响。因此，典型的列ADC 130可以使用模拟和/或数字相关双采样(CDS)方法。例如，模拟CDS可以去除像素源极跟随器偏移，数字CDS可以去除其它的偏移。图2是利用本发明的实施例的示例性列并行模数转换器配置的框图。參见图2，示出了像素阵列200和ADC阵列210。像素阵列200可以包括像素元件201和开关元件202。像素元件201可以包括输出例如与由像素元件201所检测的光量成比例的电压的合适电路。像素元件201对入射光的特定波长敏感。ADC阵列210可以包括例如ADC元件211的阵列，其中每个ADC元件211可以对应于像素元件201的列。ADC元件211的输出可以储存在存储器块212中。 在操作中，例如来自控制逻辑103的合适的控制信号可以将开关元件202使能为适当地闭合和断开，使得来自特定的像素元件201的输出电压被传送到ADC阵列210。因此，对于姆个列Column_l至Column_m,在所有的行Row_l至Row_n中仅有一个特定的开关元件202可以在行扫描时间期间闭合，使得来自相应的像素元件201的输出电压在扫描时间期间被传送到ADC阵列210。因此，当针对列仅选择ー个像素时，可以将真实的像素电压传送到相应的ADC元件211。来自各列Column_l至Column_m的像素元件201之一的输出电压可以被相应的ADC元件211转换成等效的数字值。然而，由于存在多个ADC元件211，可能需要校准每个ADC元件211，使得每个ADC元件211对于给定的输入可输出相似的数字值。可以周期性地进行校准，例如，诸如在行扫描时间期间执行一次或者在帧期间执行一次。用于校准的特定周期可以依设计和/或实施方式而定。尽管图2为了清楚起见绘制并描述为具有开关元件202的像素阵列200，但本发明并非限制于此。例如，开关元件202可以是ADC阵列210的一部分。图3是利用本发明的实施例的示例性比较器结构的框图。參见图3，示出了比较器元件300，所述比较器元件300可以与比较器元件211相似，包括比较器310、耦合电容器Cl和C2、以及开关元件SW301和SW302。在操作中，开关元件SW301和SW302可以由来自例如控制逻辑130的命令闭合，以将比较器310的输入复位到已知的状态。这可以称为将输入电压自动归零。然后可以断开开关元件SW301和SW302，且可以施加输入信号PXL和RMP。输入信号PXL可以是例如来自像素的电压，输入信号RMP可以是向下倾斜电压信号。通常，输入信号RMP可以处在比输入信号PXL更高的初始电压电平。因此，可以去断言(deasserted)比较器310的输出信号Cmp_out。然而，随着输入信号RMP的电压下降，可以出现输入信号RMP的电平与输入信号PXL的电平相交的点。随着输入信号RMP进ー步下降且输入信号RMP小于输入信号PXL,比较器可以断言(assert)输出信号Cmp_out。可以将输出信号Cmp_0ut传送到例如控制逻辑103。然后控制逻辑103可以对用于给出模拟输入信号的最終等效数字值的各种信号进行控制。尽管结合图3示出了将单级比较器用于比较器元件300，但本发明并非限制于此。例如，可以使用两级比较器，其中比较器310可以馈送给另ー个比较器310。类似地，可以使用其它的多级比较器。图4是示例性的比较器的示意图。參见图4，示出了可以与比较器310相似的比较器400的示意图。比较器400可以包括PMOS晶体管410、411和412，以及NMOS晶体管413和414。比较器400还可以包括开关元件SW401和402。
PMOS晶体管410的源极端子与电压源V+耦接，且PMOS晶体管410的漏极端子与PMOS晶体管411和412的源极端子耦接。可以施加输入信号VBP到PMOS晶体管410的栅极端子。输入信号VBP可以用于对PMOS晶体管410进行偏置，使得PMOS晶体管410可以是电流源。PMOS晶体管411的漏极端子与NMOS晶体管413的漏极端子耦接。PMOS晶体管411的漏极端子还可以与开关元件SW401的第一端子耦接，且PMOS晶体管411的栅极端子可以与开关元 件SW401的第二端子耦接。PMOS晶体管411的栅极端子还可以接收输入信号V+。PMOS晶体管411的漏极端子与NMOS晶体管413的漏极端子相耦接的节点处的电压可以是信号VOUT，即比较器400的输出信号。PMOS晶体管412的漏极端子与NMOS晶体管414的漏极端子和NMOS晶体管413及414的栅极端子耦接。因此，NMOS晶体管414可以配置成ニ极管。PMOS晶体管412的漏极端子还可以与开关元件SW402的第一端子耦接，且PMOS晶体管412的栅极端子可以与开关元件SW402的第二端子耦接。可以施加输入信号V-到PMOS晶体管412的栅极端子。NMOS晶体管413和414的源极端子与地耦接。在操作中，可以由偏置信号VBP对PMOS晶体管410进行偏置，且PMOS晶体管410可以是电流源。可以将开关元件SW401和SW402闭合以将输入信号V+和V-设置到已知的状态，或者将输入自动归零。PMOS晶体管411和412的栅极处的输入信号V+和V-可以被设置为已知的状态，这是因为它们可以经由例如图3的耦合电容器C1、C2而电容性地耦接。然后可以将开关元件SW401和SW402断开以允许输入信号、诸如PXL和RMP作为V+和V-分别传送给PMOS晶体管411和412的栅极。在诸如图4所示的模拟比较器中，比较器的输入处的电压可以由负载晶体管的VGS (栅源电压)来限定。例如，当开关元件SW401和SW402闭合时，NMOS晶体管414的VGS限定输入信号V+和V-。然而，在一些应用中，输入信号的全范围可以高于负载器件的VGS。因此，希望将比较器400的输入复位在更高的电压。图5是根据本发明的实施例的示例性比较器的示意图。參见图5，示出了例如可以与比较器310相似的比较器500的示意图。比较器500可以包括PMOS晶体管510、511和512，以及NMOS晶体管513、514和515。比较器500还可以包括开关元件SW501和502。PMOS晶体管510的源极端子与电压源V+耦接，且PMOS晶体管510的漏极端子与PMOS晶体管511和512的源极端子耦接。可以施加输入信号VBP到PMOS晶体管510的栅极端子。输入信号VBP可以用于对PMOS晶体管510进行偏置，使得PMOS晶体管510可以是电流源。PMOS晶体管511的漏极端子与NMOS晶体管513的漏极端子耦接。PMOS晶体管511的漏极端子还可以与开关元件SW501的第一端子耦接，且PMOS晶体管511的栅极端子可以与开关元件SW501的第二端子耦接。PMOS晶体管511的栅极端子还可以接收输入信号V+。PMOS晶体管511的漏极端子与NMOS晶体管513的漏极端子相耦接的节点处的电压可以是信号VOUT，即比较器500的输出信号。PMOS晶体管512的漏极端子与NMOS晶体管514的漏极端子以及NMOS晶体管513及514的栅极端子耦接。因此，NMOS晶体管514可以配置成ニ极管。PMOS晶体管512的漏极端子还可以与开关元件SW502的第一端子耦接，且PMOS晶体管512的栅极端子可以与开关元件SW502的第二端子耦接。可以将输入信号V-提供到PMOS晶体管512的栅极端子。NMOS晶体管513和514的源极端子可以与NMOS晶体管515的漏极端子和栅极端子耦接。NMOS晶体管515的源极端子可以与地耦接。因此，NMOS晶体管515可以配置成ニ极管，且NMOS晶体管513和514的漏极端子可以处在NMOS晶体管515的ニ极管压降处。在操作中，PMOS晶体管510可以由偏置信号VBP进行偏置，且PMOS晶体管510可以是电流源。可以将开关元件SW501和SW502闭合以将输入信号V+和V-设置到已知状态，或者将输入自动归零。PMOS晶体管511和512的栅极处的输入信号V+和V-可以被设置到已知状态，因为它们可以经由例如图3的耦合电容器Cl和C2而电容性地耦接。然后可以打开开关元件SW501和SW502以允许输入信号、例如PXL和RMP作为V+和V-分别传送到PMOS晶体管511和512的栅极。如參照图4解释的，比较器的输入处的电压可以由负载晶体管的VGS(栅源电压)限定。例如，当开关元件SW501和SW502闭合吋，NMOS晶体管514的VGS限定输入信号V+ 和V-。然而，除了 NMOS晶体管514的VGS之外，PMOS晶体管511和512的栅极处的电压增加了 NMOS晶体管515的ニ极管压降。因此，输入信号范围可以比负载器件的VGS高NMOS晶体管515的ニ极管压降。尽管已经描述了本发明的一些实施例，但是本发明并非限于此。例如，尽管将具体的晶体管描述为NMOS晶体管而其它描述为PMOS晶体管，但是可以将这些具体的晶体管改变成不同的类型以执行本发明的各个实施例的预期功能。此外，可以通过增加更多的ニ极管配置的晶体管、或者通过适当地构建ニ极管配置的晶体管，来提高输入处的自动归零电压。此外，可以将各种其它电路设计成本发明的各个实施例。尽管已经结合特定的实施例描述了本发明，但是本领域技术人员将会理解的是，在不脱离本发明的范围的情况下可以进行各种改变和等同替代。此外，在不脱离本发明的范围的情况下可以进行多种改进以使特定的情况或材料适用于本发明的教导。因此，本发明并非限于所公开的特定实施例，而是本发明将包括落入所附权利要求的范围之内的所有实施例。
权利要求
1.一种处理信号的方法，所述方法包括以下步骤 对至少一个晶体管进行二极管配置，以增加至少一个负载晶体管的漏极电压；以及实施第一开关，以在闭合所述第一开关时使第一输入晶体管的栅极处的电压增加与所述至少一个二极管配置的晶体管相对应的二极管电压。
2.如权利要求I所述的方法，包括以下步骤实施第二开关，以在闭合所述第二开关时使第二输入晶体管的栅极处的电压增加与所述至少一个二极管配置的晶体管相对应的二极管电压。
3.如权利要求2所述的方法，包括以下步骤将所述第二输入晶体管的栅极与外部电路电容性地耦接。
4.如权利要求2所述的方法,其中，输出信号取决于所述第一输入晶体管的栅极处的电压电平与所述第二输入晶体管的栅极处的电压电平的比较。
5.如权利要求2所述的方法，其中，所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管。
6.如权利要求I所述的方法，包括以下步骤将所述第一输入晶体管的栅极与外部电路电容性地耦接。
7.如权利要求I所述的方法，其中，所述至少一个负载晶体管是NMOS晶体管。
8.如权利要求I所述的方法，其中，所述至少一个负载晶体管中的第二个是二极管配置。
9.一种处理信号的系统,所述系统包括 至少一个二极管配置的晶体管，以增加至少一个负载晶体管的漏极电压；以及第一开关，所述第一开关被实施为在闭合所述第一开关时使第一输入晶体管的栅极处的电压增加与所述至少一个二极管配置的晶体管相对应的二极管电压。
10.如权利要求9所述的系统，包括第二开关，所述第二开关被实施为在闭合所述第二开关时使第二输入晶体管的栅极处的电压增加与所述至少一个二极管配置的晶体管相对应的二极管电压。
11.如权利要求10所述的系统，包括耦合电容器，所述耦合电容器将所述第二输入晶体管的栅极与外部电路耦接。
12.如权利要求10所述的系统,其中，输出信号取决于所述第一输入晶体管的栅极处的电压电平与所述第二输入晶体管的栅极处的电压电平的比较。
13.如权利要求10所述的系统，其中，所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管。
14.如权利要求9所述的系统，包括耦合电容器，所述耦合电容器将所述第一输入晶体管的栅极与外部电路耦接。
15.如权利要求9所述的系统，其中，所述至少一个负载晶体管是NMOS晶体管。
16.如权利要求9所述的系统，其中，所述至少一个负载晶体管中的第二个是二极管配置。
17.—种处理信号的电路,所述电路包括 第一 PMOS晶体管，所述第一 PMOS晶体管具有与正电压源耦接的源极端子； 所述第一 PMOS晶体管的漏极端子与第二 PMOS晶体管的源极端子和第三PMOS晶体管的源极端子耦接； 所述第一 NMOS晶体管的漏极端子与所述第二 PMOS晶体管的漏极端子和第一开关的第一端子稱接； 所述第一开关的第二端子与所述第二 PMOS晶体管的栅极耦接； 所述第二 NMOS晶体管的漏极端子与所述第二 NMOS晶体管的栅极、所述第一 NMOS晶体管的栅极、所述第三PMOS晶体管的漏极、以及第二开关的第一端子耦接； 所述第二开关的第二端子与所述第三PMOS晶体管的栅极耦接； 所述第一 NMOS晶体管和第二 NMOS晶体管中的每个的源极端子与第三NMOS晶体管的栅极和所述第三NMOS晶体管的漏极耦接；以及所述第三NMOS晶体管的源极端子与地耦接。
18.如权利要求17所述的电路，其中 偏置信号施加到所述第一 PMOS晶体管的栅极端子； 第一输入信号施加到所述第二 PMOS晶体管的栅极端子；以及 第二输入信号施加到所述第三PMOS晶体管的栅极端子。
19.如权利要求17所述的电路，其中，输出信号处在所述第二PMOS晶体管的漏极端子与所述第一 NMOS晶体管的漏极端子相耦接的节点处。
20.如权利要求17所述的电路，其中，所述第二PMOS晶体管的栅极和所述第三PMOS晶体管的栅极与外部电路电容性地耦接。
全文摘要
本发明的方面涉及在模拟比较器中将自动归零电压移位的方法。尤其提供了用于在模拟比较器中将自动归零电压移位的技术。本发明的实施例可以包括至少一个二极管配置的晶体管，以增加至少一个NMOS负载晶体管的漏极电压。可以实施第一开关和第二开关，以在闭合第一开关和第二开关时增加第一PMOS输入晶体管的栅极处的电压和第二PMOS输入晶体管的栅极处的电压。
文档编号H03M1/44GK102624392SQ20121002033
公开日2012年8月1日 申请日期2012年1月29日 优先权日2011年1月31日
发明者李湘洙, 杰夫·雷辛斯基 申请人:海力士半导体有限公司