专利名称：用于列并行单斜率adc的具有动态偏置的级联比较器的制作方法
技术领域：
本发明的一些实施例总体而言涉及比较器，更具体而言涉及ー种用于列并行单斜率ADC的具有动态偏置的级联比较器(cascoded comparator)。
背景技术：
随着计算机和处理器变得越来越功能強大，在数字领域要完成越来越多的信号处理。数字信号处理可以执行复杂的操作以将输入数据处理得接近真实世界的模拟信号，并且可以实时地执行操作或者可以储存数字数据以供将来处理。由于真实世界的信号以模拟信号存在，因此需要将这些模拟信号转换成等效的数字信号。模数转换器(ADC)被用于许多应用场合，诸如，例如转换エ业应用中的模拟控制信号、音乐中的音频信号、数码相机中的摄影图像、和数码摄影机中的视频图像。对于大多数的电路，存在许多不同类型的ADC，其中对于不同的限制条件作出不同的折中。其中的一些ADC，诸如“快闪” ADC，在电路和布图空间方面相对较为昂贵，因此，由于每增加额外的比特就需要将比较器的数目加倍，因而在分辨率方面有限制，但是在转换速度方面非常快。另外ー些ADC，诸如倾斜ADC，能够非常简单，但是转换时间慢。而且随着分辨率数増大，转换时间将会增加。因此，具体应用需要考虑各种限制且确定最能服务于其目的最佳设计。然而，即使选择具体的设计，并且可能对其进行改进以改善其设计，仍会出现需要克服的ー些挑战。对于高分辨率和高速度成像，列并行ADC结构已成为CMOS图像传感器中最广泛使用的ADC。实现CMOS图像传感器的良好性能的ー个主要挑战就是降低噪声或其他信号偏移对被转换的数字数据的影响。利用列并行单斜率ADC，所有的比较器都与共同的倾斜信号连接。如果图像中存在较大的一致区域，则许多比较器可以具有相同的像素值。相应地，许多比较器可以在输入倾斜信号达到像素电压时同时触发。触发的比较器的输出可以耦合到输入倾斜信号且产生可以影响该行的其它像素的转换的故障信号(glitch)。—种消除这种耦合的方法是将晶体管级联成比较器差分对。利用级联晶体管，当比较器的输出触发时，级联晶体管将输入晶体管的漏极电压钳位，使得没有开关信号来耦合输入倾斜信号。对比较器输入电路增加级联的问题在于，输入信号不是恒定的且具有较宽的满度范围。因此，难以选择最佳的级联偏置电压。通过将这些系统与參照附图的本申请其余部分所指出的本发明的ー些方面相比较，现有和传统方法的另外的局限和不足对于本领域技术人员而言将变得明显。
发明内容
本发明的一些实施例提供了一种用于列并行单斜率ADC的具有动态偏置的级联比较器。本发明的方面可以包括经由各个第一输入晶体管和第二输入晶体管接收第一输入信号和第二输入信号。由级联偏置发生器所产生的偏置信号可以跟踪第一输入信号，其中所述偏置信号相对于第一输入信号具有固定的偏移。偏置信号可以施加到第一级联晶体管和第二级联晶体管，所述第一级联晶体管和所述第二级联晶体管可以分别级联到第一输入晶体管和第二输入晶体管。第一输入信号是向下倾斜电压信号，而第二输入信号是米样的像素电压。输出信号可以取决于第一输入信号的电压电平与第二输入信号的电压电平的比较。
本发明的一个实施例是针对一种用于列并行单斜率ADC的具有动态偏置的级联比较器，其中比较器具有单端输出，所述级联比较器可以包括第一 PMOS晶体管，第一 PMOS晶体管具有与正电压源耦接的源极端子，且第一 PMOS晶体管的漏极端子与第二 PMOS晶体管的源极端子和第三PMOS晶体管的源极端子耦接。第四PMOS晶体管可以具有与第二PMOS晶体管的漏极端子耦接的源极端子，第五PMOS晶体管可以具有与第三PMOS晶体管的漏极端子耦接的源极端子。第一 NMOS晶体管可以具有与第四PMOS晶体管的漏极端子耦接的漏极端子，第二NMOS晶体管可以具有与第五PMOS晶体管的漏极端子、第一 NMOS晶体管的栅极、第二 NMOS晶体管的栅极耦接的漏极端子。第一 NMOS晶体管的源极端子和第二 NMOS晶体管的源极端子可以与地I禹接。具有输出端子的级联偏置发生器可以与第四PMOS晶体管的栅极、以及第五PMOS晶体管的栅极耦接。级联偏置发生器的输入端子可以接收第一输入倾斜信号。另外，偏置信号可以施加到第一 PMOS晶体管的栅极端子，第二输入倾斜信号可以施加到第二 PMOS晶体管的栅极端子。输入像素信号可以施加到第三PMOS晶体管的栅极端子，由级联偏置发生器所产生的级联偏置信号可以施加到第四PMOS晶体管的栅极端子和第五PMOS晶体管的栅极端子。相对于输入倾斜信号偏移了基本固定的电压的级联偏置信号可以跟踪输入倾斜信号。输出信号可以处在第四PMOS晶体管的漏极端子与第一 NMOS晶体管的漏极端子相耦接的节点处。本发明的一个实施例是针对一种用于列并行单斜率ADC的具有动态偏置的级联比较器，其中比较器具有差分输出，所述级联比较器可以包括第一 PMOS晶体管，第一 PMOS晶体管具有与正电压源耦接的源极端子，且第一 PMOS晶体管的漏极端子与第二 PMOS晶体管和第三PMOS晶体管中的每个的源极端子耦接。第四PMOS晶体管的源极端子可以与第二PMOS晶体管的漏极端子耦接，第五PMOS晶体管可以具有与第三PMOS晶体管的漏极端子耦接的源极端子。第一 NMOS晶体管可以具有与第四PMOS晶体管的漏极端子、第一 NMOS晶体管的栅极端子、第二 NMOS晶体管的漏极端子、第三NMOS晶体管的栅极端子耦接的漏极端子。第四NMOS晶体管可以具有与第五PMOS晶体管的漏极端子、第四NMOS晶体管的栅极端子、第三NMOS晶体管的漏极端子、以及第二 NMOS晶体管的栅极端子耦接的漏极端子。第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、以及第四NMOS晶体管中的每个的源极与地耦接。级联偏置发生器可以具有与第四PMOS晶体管的栅极端子和第五PMOS晶体管的栅极端子耦接的输出端子。另外，偏置信号可以施加到第一 PMOS晶体管的栅极端子。第一输入倾斜信号可以施加到第二 PMOS晶体管的栅极端子。输入像素信号可以施加到第三PMOS晶体管的栅极端子，第二输入倾斜信号可以施加到级联偏置发生器的输入端子。由级联偏置发生器所产生的级联偏置信号可以施加到第四PMOS晶体管的栅极端子和第五PMOS晶体管的栅极端子。从第一输入倾斜信号偏移了基本固定的电压的级联偏置信号可以跟踪第一输入倾斜信号。第一差分输出信号可以处在第一和第二 NMOS晶体管的漏极端子相耦接的节点处，第二差分输出信号可以处在第三和第四NMOS晶体管的漏极端子相耦接的节点处。本发明的一个实施例针对ー种用于列并行单斜率ADC的具有动态偏置的级联比较器，可以包括级联偏置发生器，其中级联偏置发生器包括第一 PMOS晶体管，第一 PMOS晶体管具有与正电压源耦接的源极端子，第一 PMOS晶体管的漏极端子与第二 PMOS晶体管的源极端子和第三PMOS晶体管的源极端子耦接。第一 NMOS晶体管具有与第二 PMOS晶体管的漏极端子和第二 PMOS晶体管的栅极端子耦接的漏极端子。级联偏置发生器可以包括第二 NMOS晶体管，第二 NMOS晶体管具有与第三PMOS晶体管的漏极端子、以及第二 NMOS晶体管的栅极耦接的漏极端子。第一 NMOS晶体管的源极端子和第二 NMOS晶体管的源极端子与地耦接。第一偏置信号施加到第一 PMOS晶体管的栅极端子，输入倾斜信号施加到第三PMOS晶体管的栅极端子，第二偏置信号施加到第一 NMOS晶体管的栅极端子。输出信号即级联偏置信号处在第二 PMOS晶体管的漏极端子与第二 PMOS晶体管的栅极端子和第一 NMOS晶体管的漏极端子相耦接的节点处。相对于输入倾斜信号偏移了基本固定的电压的输出信号可以跟踪输入倾斜信号。从如下的描述和附图中将会更加全面地了解本发明的这些和其它优点、方面和新颖特征及其图示实施例的细节。
图I是利用本发明的实施例的用于模数转换的示例性系统的框图。图2是利用本发明的实施例的用于列并行模数转换器的示例性系统的框图。图3是利用本发明的实施例的示例性比较器结构的框图。图4A是根据本发明的实施例的与级联偏置发生器相结合的示例性单端输出级联比较器的示意图。图4B是根据本发明的实施例的与级联偏置发生器相结合的示例性差分输出级联比较器的示意图。图5是根据本发明的实施例的示例性动态偏置电路的示意图。
具体实施例方式下面将结合附图详细描述本发明的实施例，以使本领域技术人员能够容易地实现本发明的范围。在用于列并行单斜率模数转换器(ADC)的具有动态偏置的级联比较器的方法和系统中可以提供本发明的一些实施方式。
图I是利用本发明的实施例的用于模数转换和数模转换的示例性系统的框图。參见图1，示出了用于处理输入数据的电路的一部分，包括ADC 110、处理器120和控制逻辑130。ADC 110将输入的模拟信号、诸如例如来自视频图像传感器(图I未示出)的像素信号转换成等效的数字信号。ADC 110输出的数字信号可以进一歩由处理器120处理。处理器120可以例如使用数字信号处理方法将来自ADC 110的数字信号压缩成标准的视频格式，例如MPEG1、MPEG2或MPEG4。处理器120还可以包括可以储存码的存储器模块122。可以由处理器120执行所述码以实现各种功能，例如数字信号处理。存储器模块122还可以用来储存来自ADC 110的数字信号和/或由于对ADC 110的数字信号进行处理而产生的数字信号。
控制逻辑130可以包括产生时钟、控制和使能信号、以及用于各种模块例如ADC110的命令的电路。例如，控制逻辑130可以产生用于在ADC 110中进行计数的时钟信号，其中所述时钟信号并非连续地运行。运行的时钟包括脉冲，而不运行的时钟或处于低状态或处于高状态。控制逻辑130还可以输出使能信号，所述使能信号将ADC 110中的计数器使能以在特定的时间段进行计数，控制逻辑130还可以输出复位信号。图2是利用本发明的实施例的示例性列并行模数转换器配置的框图。參见图2，示出了像素阵列200和ADC阵列210。像素阵列200可以包括像素元件201和开关元件202。像素元件201可以包括输出例如与像素元件201所检测到的光量成比例的电压的合适电路。像素元件201可以对入射光的特定波长敏感。ADC阵列210可以包括例如ADC元件211的阵列，其中每个ADC元件211可以与像素元件201的列对应。ADC元件211的输出可以储存在存储器模块212中。ADC元件211可以包括例如比较器元件(未示出)和计数器(未示出)。在操作中，例如来自控制逻辑130的合适的控制信号可以将开关元件202使能为适当地断开和闭合，以便将来自特定的像素元件201的输出电压传送到ADC阵列210。因此，针对姆个列Column_l至Column_m,在全部的行Row_l至Row_n中只有一个特定的开关元件202可以在行扫描时间期间闭合，以使在此扫描时间期间将来自相应的像素元件201的输出电压传送到ADC阵列210。因此，当针对列仅选中ー个像素时，可以将真实的像素电压传送给相应的ADC元件211。来自各个列Column_l至Column_m的像素元件201中之一的输出电压可以被相应的ADC元件211转换成等效的数字值。然而，由于存在多个ADC元件，可能需要校准每个ADC元件211以使每个ADC 211针对给定的输入可输出相似的数字值。可以周期性地进行校准，例如在行扫描时间期间进行一次或在帧期间进行一次。用于校准的特定周期可以依设计和/或实施方式而定。图3是利用本发明的实施例的示例性比较器结构的框图。參见图3，示出了比较器元件300，所述比较器元件300可以与ADC元件211中使用的比较器元件相似，所述比较器元件300包括比较器310、耦合电容器Cl和C2、以及开关元件SWl和SW2。在操作中，开关元件SWl和SW2可以由例如来自控制逻辑130的命令闭合，以将比较器310的输入复位到已知的状态。然后可以断开开关元件SWl和SW2，且可以施加输入信号PXL和RMP。输入信号PXL可以是例如来自像素的电压，而输入信号RMP可以是向下倾斜电压信号。—般而言，输入信号RMP可以处在比输入信号PXL更高的初始电压电平。因此,可以去断言(deassert)比较器310的输出信号Cmp_out。然而，随着输入信号RMP的电压降低，会出现输入信号RMP的电平与输入信号PXL的电平相交的点。随着输入信号RMP进ー步降低且输入信号RMP比输入信号PXL小，比较器可以断言(assert)输出信号Cmp_out。输出信号Cmp_0ut可以被传送到例如与比较器元件300相对应的计数器。计数器可以与例如比较器元件300 —样作为ADC元件211的一部分。然后控制逻辑130可以控制可用于给出模拟输入信号的最終等效数字值的各种信号。在比较器310具有互补的输出的情况下，还可以存在相对于输出信号Cmp_out具有相反的电压电平的输出信号Cmp_out_n。例如，当输出信号Cmp_out处在高电压电平时,输出信号Cmp_out_n处在低电压电平,反之亦然。图4A是根据本发明的实施例的与级联偏置发生器相结合的示例性单端输出级联比较器的示意图。參见图4A，示出 了可以代替比较器310使用的级联比较器400的示例性示意图。比较器400包括级联偏置发生器410，PMOS晶体管420、421、422、423和424，以及NMOS晶体管425和426。PMOS晶体管420的源极端子与电压源V+耦接，PMOS晶体管420的漏极端子与PMOS晶体管421和422的源极端子耦接。可以将输入信号VBP施加到PMOS晶体管420的栅极端子。输入信号VBP可以用于对PMOS晶体管420进行偏置，使得PMOS晶体管420可以是电流源。PMOS晶体管421的漏极端子与PMOS晶体管423的源极端子耦接，PMOS晶体管422的漏极端子与PMOS晶体管424的源极端子耦接。可以施加输入信号Vkmp到PMOS晶体管421的栅极端子，且可以施加输入信号Vm到PMOS晶体管422的栅极端子。输入信号Vpa可以是来自例如像素阵列200中的像素元件201的像素电压。输入信号Vemp可以是从较高的电压电平倾斜下降到较低的电压电平的时变电压。PMOS晶体管423的漏极端子与NMOS晶体管425的漏极端子耦接，PMOS晶体管424的漏极端子与NMOS晶体管426的漏极端子耦接。可以施加偏置信号VCASC到PMOS晶体管423和424的栅极端子。因此，偏置信号VCASC可以为级联PMOS晶体管423和424提供相同的偏置电压。NMOS晶体管425和426的栅极端子可以彼此耦接，且与PMOS晶体管424和NMOS晶体管426的漏极端子耦接。NMOS晶体管425和426的源极端子可以耦接至地。因此，NMOS晶体管426可以是ニ极管配置。PMOS晶体管423的漏极端子与NMOS晶体管425的漏极端子相耦接的节点处的电压可以是V0UT，即比较器400的输出信号。VOUT可以对应于图3中的 Cmp_0ut。级联偏置发生器410可以包括用来产生偏置信号VCASC的合适电路。偏置信号VCASC可以利用偏移来跟踪输入信号，例如输入信号Vemp,可以将偏置信号VCASC传送到级联PMOS晶体管423和424。因此，由于级联PMOS晶体管423和424被来自于级联偏置发生器410所输出的偏置信号VCASC的同一偏置电压偏置，因此级联PMOS晶体管423和424可以具有相似的操作特性，无论输入信号Vkmp的电平如何。在操作中，可以施加输入信号VBP到PMOS晶体管420，使得PMOS晶体管420可以为PMOS晶体管421、422、423和424以及NMOS晶体管425和426供应电流。如果用固定的栅电压VCASC对PMOS晶体管423和424进行偏置，则当输入信号Vkmp在输入信号Vpa的不同电压电平处与输入信号Vpa相交吋，PMOS晶体管421和422的VSD (源漏电压)可能不同。因此，PMOS晶体管421和422的操作特性可能在输入信号Vm的不同电压电平处变化，这导致输出信号VOUT的不准确输出。
然而，本发明的各个实施例可以使用输入信号Vkmp作为基准，且级联偏置发生器410可以向输入信号Vkmp提供一些偏移以产生偏置信号VCASC。可以将偏置信号VCASC传送至级联PMOS晶体管423和424的栅极端子。因此，输入信号Vkmp和偏置信号VCASC是相隔了固定偏移的基本相同的倾斜信号。因此，比较器输入对、即PMOS晶体管421和422的VSD可以是恒定的，无论输入信号Vemp的电压电平如何。因此，PMOS晶体管421和422的操作特性将是相同的，无论输入信号Vkmp的电压电平如何。图4B是根据本发明的实施例的示例性差分输出级联比较器的示意图。參见图4B，示出了可以代替比较器310使用的级联比较器450的示例性示意图。级联比较器450除了输出部分之外可以与级联比较器400相似。因此，级联比较器450包括级联偏置发生器410，PMOS晶体管420、421、422、423和424，以及NMOS晶体管425和426。另外，级联比较器450包括NMOS晶体管427和428。PMOS晶体管420的源极端子与电压源V+耦接，且PMOS晶体管420的漏极端子与PMOS晶体管421和422的源极端子耦接。可以施加输入信号VBP到PMOS晶体管420的栅极端子。输入信号VBP可以用于对PMOS晶体管420进行偏置，使得PMOS晶体管420可以是电流源。PMOS晶体管421的漏极端子与PMOS晶体管423的源极端子耦接，PMOS晶体管422的漏极端子与PMOS晶体管424的源极端子耦接。可以施加输入信号Vkmp到PMOS晶体管421的栅极端子，可以施加输入信号Vm到PMOS晶体管422的栅极端子。输入信号Vpa可以是来自例如像素阵列200中的像素元件201的像素电压。输入信号Vemp可以是从较高的电压电平倾斜下降到较低的电压电平的时变电压。PMOS晶体管423的漏极端子与NMOS晶体管425的漏极端子、NMOS晶体管425的栅极端子、NMOS晶体管427的漏极端子、NMOS晶体管428的栅极端子耦接。PMOS晶体管424的漏极端子与NMOS晶体管426的漏极端子、NMOS晶体管426的栅极端子、NMOS晶体管428的漏极端子、NMOS晶体管427的栅极端子耦接。NMOS晶体管425、426、427和428的源极端子可以与地耦接。因此，NMOS晶体管425和426可以是ニ极管配置。可以施加偏置信号VCASC到PMOS晶体管423和424的栅极端子。因此，偏置信号VCASC可以为级联PMOS晶体管423和424提供相同的偏置电压。NMOS晶体管425的漏极端子处的电压可以是V0UT+，S卩比较器400的输出信号。NMOS晶体管426的漏极端子处的电压可以是V0UT-，S卩比较器400的输出信号。VOUT+和VOUT-可以对应于图3中的Cmp_Out 和 Cmp_0ut_n。级联偏置发生器410可以包括用来产生偏置信号VCASC的合适电路。偏置信号VCASC可以利用偏移来跟踪输入信号,例如输入信号Vemp,且可以将偏置信号VCASC传送到级联PMOS晶体管423和424。因此，由于级联PMOS晶体管423和424被来自级联偏置发生器410所输出的偏置信号VCASC的同一偏置电压偏置，因此级联PMOS晶体管423和424可以具有相似的操作特性，无论输入信号Vkmp的电平如何。在操作中，可以施加输入信号VBP到PMOS晶体管420，使得PMOS晶体管420可以 为PMOS晶体管421、422、423和424以及NMOS晶体管425、426、427和428供应电流。如果用固定的栅电压VCASC对PMOS晶体管423和424进行偏置，则当输入信号Vemp在输入信号Vpxl的不同电压电平处与输入信号Vm相交吋，PMOS晶体管421和422的VSD(源漏电压)可能不同。因此，PMOS晶体管421和422的操作特性可能在输入信号Vpa的不同电压电平处变化，这可能导致输出信号VOUT+和VOUT-的不准确输出。然而，本发明的各个实施例可以使用输入信号Vkmp作为基准，且级联偏置发生器 410可以向输入信号Vkmp提供一些偏移以产生偏置信号VCASC。可以将偏置信号VCASC传送至级联PMOS晶体管423和424的栅极端子。因此，输入信号Vkmp和偏置信号VCASC是相隔了固定偏移的基本相同的倾斜信号。因此，比较器输入对、即PMOS晶体管421和422的VSD可以是恒定的，无论输入信号Vemp的电压电平如何。因此，PMOS晶体管421和422的操作特性将是相同的，无论输入信号Vkmp的电压电平如何。图5是根据本发明的实施例的示例性动态偏置电路的示意图。參见图5，示出了可以与例如级联偏置发生器410相似的级联偏置发生器500的示例性示意图。级联偏置发生器500包括PMOS晶体管510、511和512，以及NMOS晶体管513和514。PMOS晶体管510的源极端子与电压源V+耦接，PMOS晶体管510的漏极端子与PMOS晶体管511和512的源极端子耦接。PMOS晶体管510、511和512彼此耦接的节点处的电压可以称为公共电压VC。可以施加输入信号VBP到PMOS晶体管510的栅极端子。输入信号VBP可以是例如与用来对PMOS晶体管420进行偏置的同一输入信号VBP，其也可以用来对PMOS晶体管510进行偏置，以使得PMOS晶体管510可以是电流源。 PMOS晶体管511的漏极端子与PMOS晶体管511的栅极端子耦接，还与NMOS晶体管513的漏极端子耦接。因此，PMOS晶体管511可以配置成ニ极管。PMOS晶体管511的漏极端子与NMOS晶体管513的漏极端子相耦接的节点处的电压可以是偏置信号VCASC，即级联偏置发生器500的输出信号。PMOS晶体管512的漏极端子与NMOS晶体管514的漏极端子和NMOS晶体管514的栅极端子耦接。因此，NMOS晶体管514可以配置成ニ极管。可以提供输入信号RMP到PMOS晶体管512的栅极端子。NMOS晶体管513和514的源极端子与地耦接。可以施加输入信号VBN到NMOS晶体管513的栅极端子。输入信号VBN可以是偏置信号，使得NMOS晶体管513可以是电流汇(current sink)。在操作中，PMOS晶体管510和NMOS晶体管513可以分别被偏置信号VBP和VBN偏置。输入信号RMP可以是施加给比较器400的同一输入信号RMP。当输入信号RMP变化时，公共电压VC以VGS_512的偏移来跟踪输入信号RMP的电压，所述VGS_512是PMOS晶体管512的栅源电压。由于公共电压VC也被施加到PMOS晶体管511的源极端子，因此偏置信号VCASC的电压还以偏移VGS_512-VGS_511来跟踪输入信号RMP的电压，其中VGS_511是PMOS晶体管511的栅源电压。通过调整PMOS晶体管511的宽长(W/L)比使得VGS_511 > VGS_512,偏置信号VCASC的电压电平可以比输入信号RMP的电压电平低预期的电压。所述预期的电压可以是被确定用以对比较器400中的级联PMOS晶体管423和424正确地进行偏置的电压。由于PMOS晶体管510供应固定的电流I，如果固定的电流1/2汇聚至NMOS晶体管513，则来自PMOS晶体管510的其余的电流1/2必须流经PMOS晶体管512和NMOS晶体管514。当输入信号RMP改变吋，NMOS晶体管514的ニ极管连接可以允许ー些动态电流流向/流出PMOS晶体管511，以将偏置信号VCASC所在的输出节点充电/放电。然而，如前面所述的，各个晶体管之间的电流关系保证偏置信号VCASC将会一直跟踪输入信号RMP尽管已经描述了本发明的一些实施例，但是本发明不限于此。例如，尽管将ー些晶体管描述成NMOS晶体管，将其他晶体管描述为PMOS晶体管，但是这些晶体管可以改变为不同的类型以执行本发明的各个实施例的预期功能。因此，可以将各种其它电路设计成本发明的各个实施例。尽管已经结合特定的实施例描述了本发明，但是本领域技术人员将会理解，在不脱离本发明的范围的情况下可以进行各种变化和等同替代。此外，在不脱离本发明的范围的情况下可以进行多种修改以使特定的情形或材料适用于本发明的教导。因此，本发明不限于所公开的特定实施例，而是本发明将包括落入所附权利要求范围内的所有实施例。
权利要求
1.一种处理信号的方法，所述方法包括以下步骤 经由各个第一输入晶体管和第二输入晶体管来接收第一输入信号和第二输入信号； 接收第三输入信号以产生偏置信号，所述偏置信号以固定的偏移来跟踪所述第一输入信号；以及 将所述偏置信号施加给分别级联到所述第一输入晶体管和所述第二输入晶体管的第一级联晶体管和第二级联晶体管。
2.如权利要求I所述的方法，其中，所述第一输入信号和所述第三输入信号是向下倾斜电压信号。
3.如权利要求I所述的方法，其中，所述第二输入信号是采样的像素电压。
4.如权利要求I所述的方法，其中，输出信号取决于所述第一输入信号的电压电平与所述第二输入信号的电压电平的比较。
5.如权利要求I所述的方法，其中，所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管。
6.如权利要求I所述的方法，其中，所述第一级联晶体管和所述第二级联晶体管是PMOS晶体管。
7.—种处理信号的系统,所述系统包括 第一输入晶体管和第二输入晶体管，所述第一输入晶体管和所述第二输入晶体管被使能以分别接收第一输入信号和第二输入信号； 第一级联晶体管和第二级联晶体管，所述第一级联晶体管和所述第二级联晶体管分别级联到所述第一输入晶体管和所述第二输入晶体管；以及 级联偏置发生器，所述级联偏置发生器被使能以接收第三输入信号，所述级联偏置发生器产生偏置信号，所述偏置信号以固定的偏移来跟踪所述第一输入信号，其中， 所述偏置信号被施加到所述第一级联晶体管的栅极端子和所述第二级联晶体管的栅极端子。
8.如权利要求7所述的系统，其中，所述第一输入信号是向下倾斜电压信号。
9.如权利要求7所述的系统，其中，所述第二输入信号是采样的像素电压。
10.如权利要求7所述的系统,其中,输出信号取决于所述第一输入信号的电压电平与所述第二输入信号的电压电平的比较。
11.如权利要求7所述的系统，其中，所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管。
12.如权利要求7所述的系统，其中，所述第一级联晶体管和所述第二级联晶体管是PMOS晶体管。
13.—种处理信号的电路,所述电路包括 第一 PMOS晶体管，所述第一 PMOS晶体管具有与正电压源耦接的源极端子； 所述第一 PMOS晶体管的漏极端子与第二 PMOS晶体管和第三PMOS晶体管中的每个的源极端子耦接； 第四PMOS晶体管，所述第四PMOS晶体管具有与所述第二 PMOS晶体管的漏极端子耦接的源极端子； 第五PMOS晶体管，所述第五PMOS晶体管具有与所述第三PMOS晶体管的漏极端子耦接的源极端子； 第一 NMOS晶体管，所述第一 NMOS晶体管具有与所述第四PMOS晶体管的漏极端子耦接的漏极端子； 第二 NMOS晶体管，所述第二 NMOS晶体管具有与所述第五PMOS晶体管的漏极端子、所述第一 NMOS晶体管的栅极、以及所述第二 NMOS晶体管的栅极耦接的漏极端子； 所述第一 NMOS晶体管和所述第二 NMOS晶体管中的每个的源极端子与地耦接；以及级联偏置发生器，所述级联偏置发生器具有与所述第四PMOS晶体管的栅极端子、以及所述第五PMOS晶体管的栅极端子耦接的输出端子。
14.如权利要求13所述的电路，其中 偏置信号施加到所述第一 PMOS晶体管的栅极端子； 第一输入倾斜信号施加到所述第二 PMOS晶体管的栅极端子； 输入像素信号施加到所述第三PMOS晶体管的栅极端子； 第二输入倾斜信号施加到所述级联偏置发生器的输入端子；以及由所述级联偏置发生器产生的级联偏置信号施加到所述第四PMOS晶体管的栅极端子和所述第五PMOS晶体管的栅极端子。
15.如权利要求14所述的电路,其中，从所述第一输入倾斜信号偏移了基本固定的电压的所述级联偏置信号跟踪所述第一输入倾斜信号。
16.如权利要求13所述的电路，其中，输出信号处在所述第四PMOS晶体管的漏极端子与所述第一 NMOS晶体管的漏极端子相耦接的节点处。
17.—种处理信号的电路,所述电路包括 第一 PMOS晶体管，所述第一 PMOS晶体管具有与正电压源耦接的源极端子； 所述第一 PMOS晶体管的漏极端子与第二 PMOS晶体管和第三PMOS晶体管中的每个的源极端子耦接； 第四PMOS晶体管，所述第四PMOS晶体管具有与所述第二 PMOS晶体管的漏极端子耦接的源极端子； 第五PMOS晶体管，所述第五PMOS晶体管具有与所述第三PMOS晶体管的漏极端子耦接的源极端子； 第一 NMOS晶体管，所述第一 NMOS晶体管具有与所述第四PMOS晶体管的漏极端子、所述第一 NMOS晶体管的栅极端子、第二 NMOS晶体管的漏极端子、以及第三NMOS晶体管的栅极端子耦接的漏极端子； 第四NMOS晶体管，所述第四NMOS晶体管具有与所述第五PMOS晶体管的漏极端子、所述第四NMOS晶体管的栅极端子、所述第三NMOS晶体管的漏极端子、以及所述第二 NMOS晶体管的栅极端子耦接的漏极端子； 所述第一 NMOS晶体管、所述第二 NMOS晶体管、所述第三NMOS晶体管、以及所述第四NMOS晶体管中的每个的源极端子与地耦接；以及 级联偏置发生器，所述级联偏置发生器具有与所述第四PMOS晶体管的栅极端子、所述第五PMOS晶体管的栅极端子耦接的输出端子。
18.如权利要求17所述的电路，其中 偏置信号施加到所述第一 PMOS晶体管的栅极端子；第一输入倾斜信号施加到所述第二 PMOS晶体管的栅极端子； 输入像素信号施加到所述第三PMOS晶体管的栅极端子； 第二输入倾斜信号施加到所述级联偏置发生器的输入端子；以及由所述级联偏置发生器产生的级联偏置信号施加到所述第四PMOS晶体管的栅极端子和所述第五PMOS晶体管的栅极端子。
19.如权利要求18所述的电路，其中，从所述第一输入倾斜信号偏移了基本固定的电压的所述级联偏置信号跟踪所述第一输入倾斜信号。
20.如权利要求17所述的电路,其中,第一差分输出信号处在所述第一NMOS晶体管和所述第二 NMOS晶体管的漏极端子相耦接的节点处，第二差分输出信号处在所述第三NMOS晶体管和所述第四NMOS晶体管的漏极端子相耦接的节点处。
21.—种处理信号的电路,所述电路包括 第一 PMOS晶体管，所述第一 PMOS晶体管具有与正电压源耦接的源极端子； 所述第一 PMOS晶体管的漏极端子与第二 PMOS晶体管的源极端子和第三PMOS晶体管的源极端子耦接； 第一 NMOS晶体管，所述第一 NMOS晶体管具有与所述第二 PMOS晶体管的漏极端子、以及所述第二 PMOS晶体管的栅极端子耦接的漏极端子； 第二 NMOS晶体管，所述第二 NMOS晶体管具有与所述第三PMOS晶体管的漏极端子、以及所述第二 NMOS晶体管的栅极耦接的漏极端子；以及 所述第一 NMOS晶体管的源极端子和所述第二 NMOS晶体管的源极端子与地耦接。
22.如权利要求21所述的电路，其中 第一偏置信号施加到所述第一 PMOS晶体管的栅极端子； 输入倾斜信号施加到所述第三PMOS晶体管的栅极端子；以及 第二偏置信号施加到所述第一 NMOS晶体管的栅极端子。
23.如权利要求21所述的电路，其中，输出信号处在所述第二PMOS晶体管的漏极端子与所述第二 PMOS晶体管的栅极端子和所述第一 NMOS晶体管的漏极端子相耦接的节点处。
24.如权利要求23所述的电路，其中，从所述输入倾斜信号偏移了基本固定的电压的输出信号跟踪所述输入倾斜信号。
全文摘要
本发明实施例提供了用于列并行单斜率ADC的具有动态偏置的级联比较器。本发明的方面可以包括经由各第一输入晶体管和第二输入晶体管来接收第一输入信号和第二输入信号。由级联偏置发生器产生的偏置信号跟踪第一输入信号，其中偏置信号相对于第一输入信号具有固定的偏移。偏置信号可以施加到第一级联晶体管和第二级联晶体管，所述第一级联晶体管和第二级联晶体管可以分别级联到第一输入晶体管和第二输入晶体管。
文档编号H03M1/56GK102624393SQ20121002033
公开日2012年8月1日 申请日期2012年1月29日 优先权日2011年1月31日
发明者一兵·米歇尔·王, 李湘洙, 杰夫·雷辛斯基 申请人:海力士半导体有限公司