环路滤波器、量化器、数模转换器以及运算放大器的制作方法

专利名称：环路滤波器、量化器、数模转换器以及运算放大器的制作方法
技术领域：
本发明有关于将模拟输入转换为数字输出，更具体地，有关于Σ Δ模数转换器，其包含新颖设计的环路滤波器、量化器、数模转换器、和/或运算放大器。
背景技术：
当前，信息和通信技术市场正急速发展，因此，无线通信变得日益重要。目前，已发展出多种无线通信系统。通常，无线信号由天线接收，从接收的频谱中选择所需频带。接着，选择的所需频带经过多种信号处理过程，包括模拟滤波、放大、解调制、模数转换等。进一步的信号处理由数字电路(例如数字信号处理器DSP)在数字域完成。
用于无线通信应用的接收机设计的重要趋势为更小的产品体积、更低的产品成本以及更长的待机(stand-by)时间。可通过增加集成度以使得产品更小以及更便宜。此即意味着外部元件(例如电感和滤波器)集成于芯片上。因此于接收机上实现的模数转换器可发挥重要作用。更具体地，将模数转换器转移至接收机的天线一侧可使(外部)模拟功能更多的数字集成至单个芯片上。然而，如此则需求模数转换器具有高的线性度、动态范围和带宽的能力。由于连续时间Σ Δ调制结合了固有反锯齿(anti-aliasing)滤波、优异的线性性能以及低功耗能力，因此对于模数转换来说连续时间ΣΛ调制是较好的技术。因此，在无线通信系统中，例如GSM/WCDMA系统，连续时间Σ Δ模数转换器显而易见的成为不可或缺的基本组件(building block)。于是，可于稳健和可扩展的DSP内处理大部分的前端增益自适应和限制(blocker)滤波。据此，如何设计可满足指定应用(例如无线通信接收机)需求的连续时间Σ Δ模数转换器成为电路设计者的一大难题。

发明内容
为了设计出可满足指定应用需求的连续时间Σ Δ模数转换器，本发明提供一种环路滤波器、量化器、数模转换器以及运算放大器。本发明提供一种环路滤波器，实现于Σ Δ模数转换器中，所述环路滤波器包括多个串行连接的积分器，包括第一积分器和第二积分器；第一正反馈电阻性元件，置于第一正反馈路径中，其中所述第一正反馈路径位于所述第二积分器的第一输出节点和所述第一积分器的第一输入节点之间；以及第一负反馈电阻性元件，置于第一负反馈路径中，其中所述第一负反馈路径位于所述第二积分器的第二输出节点和所述第一积分器的所述第二输入节点之间。本发明另提供一种包括如上所述环路滤波器的Σ Δ模数转换器。本发明另提供一种量化器，实现于Σ Δ模数转换器中，所述量化器包括一比较电路，用于比较模拟输入与多个不同的参考电压，以分别获得多个比较结果，其中每个所述比较结果具有第一逻辑值或者第二逻辑值；以及处理电路，耦接于所述比较电路，用于根据所述比较结果产生多个输出逻辑值，其中当所述比较结果包括至少一个第一逻辑值和至少一个第二逻辑值时，所述处理电路可使相应于所述比较结果一部分中每个比较结果的输出逻辑值为所述第一逻辑值，以及可使相应于所述比较结果剩余部分中每个比较结果的输出逻辑值为所述第二逻辑值，其中所述比较结果中所述一部分中的每个比较结果所对应的参考电压大于所述比较结果中所述剩余部分中的每个比较结果所对应的参考电压。本发明另提供一种数模转换器，实现于Σ Δ模数转换器中，所述数模转换器包括至少一个数模转换单元，其中每个数模转换单元依据时钟信号操作以将输入比特转换成一模拟输出信号，其中每个数模转换单元包括电容性装置；电阻性装置，用于将所述模拟输出信号输出至所述Σ Δ模数转换器的运算放大器输入端；以及切换装置，耦接于所述电容性装置和所述电阻性装置之间，用于当所述时钟信号处于第一逻辑电平时，断开所述电容性装置和所述电阻性装置间的连接且将电源与所述电容性装置连接以对所述电容性 装置预充电，以及用于当所述时钟信号处于与所述第一逻辑电平不同的第二逻辑电平时，断开所述电源与所述电容性装置的连接且将所述电阻性装置与所述电容性装置连接以产生相应于所述输入比特的所述模拟输出信号；其中所述电阻性装置耦接于所述运算放大器的输入端和所述切换装置之间。本发明另提供一种包括如上所述数模转换器的Σ Δ模数转换器。本发明另提供一种运算放大器，实现于Σ Δ模数转换器中，所述运算放大器包括第一信号处理区块，耦接于所述运算放大器的输入端和输出端之间；第二信号处理区块，耦接于所述运算放大器的所述输入端和所述输出端之间，其中与所述第一信号处理区块相比，所述第二信号处理区块具有较低增益和较高带宽；第一电流钳位电路，耦接于所述第一信号处理区块，用于钳位提供至所述第一信号处理区块的第一偏置电流；以及第二电流钳位电路，耦接于所述第二信号处理区块，用于钳位提供至所述第二信号处理区块的第二偏置电流。本发明另提供一种包括如上所述运算放大器的环路滤波器、及包括如上所述运算放大器的Σ Δ模数转换器。本发明可满足无线通信接收机应用的需求，能够更好减小环路滤波器电阻器的大小，形成无泡沫错误的温度计码，且本发明提出的运算放大器和反馈数模换器配置，可降低谐波失真。以下为根据多个图式对本发明的较佳实施例进行详细描述，本领域技术人员阅读后应可明确了解本发明的目的。


图I为根据本发明示范实施例的连续时间Σ Δ模数转换器的方块示意图。图2为图I所示的复用器的示范实施的示意图。图3为图I所示环路滤波器的示范实施的示意图。图4为示范电路模型。图5为图I中所示量化器的示范实施的示意图。图6为图5中所示的处理电路的示范操作示意图。图7为DAC的示范实施示意图。图8为根据本发明运算放大器的示范实施的示意图。图9为图8所示的示范运算放大器的一种实施的电路示意图。
图10为根据本发明补偿电容性元件Cc的第一示范位置示意图。图11为根据本发明补偿电容性元件C。的第二示范位置示意图。
具体实施例方式在说明书及申请专利权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及申请专利权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此为包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。图I为根据本发明示范实施例的连续时间Σ Δ模数转换器的方块示意图。连续时间Σ Δ模数转换器100包括加法器102、环路滤波器104、量化器106、动态元件匹配(dynamic element matching, DEM)电路 108、锁存器 110 以及数模转换器(Digital toAnalog Converter, DAC) 112。加法器102将模拟输入S_IN和DAC输出DAC_0UT之差输出至环路滤波器104。环路滤波器104根据所需噪声转移函数(noise transfer function, NTF)进行设计，并且通过运算放大器和RC元件实现。举例而言，环路滤波器104包括一个或多个积分器。环路滤波器104的输出经量化器106处理以获取数字输出S_0UT。在此示范实施例中，DAC 112通过多比特开关电容(switched-capacitor)DAC实现而非由单比特DAC实现。此处选择多比特DAC可实现在NTF中具有适度频带外增益(例如7. 56dB)的低阶环路滤波器，其中的适度频带外增益可提供例如96dB的信号量化噪声比率(signal-to-quantization-noise ratio, SQNR)。紧凑的环路滤波器可使得具有较少的信号路由和杂散电容(stray capacitance),其中由于运算放大器的输入寄生电容(parasitic capacitance)使得运算放大器的带宽恶化,因此杂散电容更易于存在于高速操作中。此示范实施例中的DAC 112使用多比特DAC结构实现，因此DAC 112包括多个DAC单元，每个DAC单元将一个输入比特转化为一个模拟输出信号。由于多重DAC单元的有限的匹配特性，采用线性化技术(例如动态元件匹配)以调整不匹配。因此采用DEM电路108以平均DAC 112中DAC单元间的不匹配。如图I所示，示范DEM电路108包括计数器114和复用器116。计数器114根据量化器106的处理结果产生选择信号PTR，复用器116通过参考选择信号PTR将量化器106的处理结果转送至选择的DAC单元进行数模转换。举例而言，通过采用包含多个开关元件的开关矩阵以实现复用器116。图2为图I所示的复用器116的示范实施的示意图。图2中的每个圆圈表示一个开关元件。假定DAC 112有八个DAC单元。因此，输出比特M0-M7将分别被转送至DAC单元以进行数模转换。更具体地，开关矩阵实质上是八个8选I复用器单元的联合体，每个8选I复用器由选择信号PTR控制。八个8选I复用器单元的输出可分别作为输出比特M0-M7 ;即是，基于选择信号PTR的设置和8选I复用器单元的实际配置，每个8选I复用器单元从输入比特Q0-Q6和接地电平GND中选择其中之一作为复用器输出，即作为相应的输出比特。如图2所示，选择信号PTR所作的当前选择可使输入比特Q0-Q6和接地电平GND分别作为输出比特M0-M7 ;然而，若选择信号PTR转移至下一位置，则选择信号PTR所作的新选择可使输入比特Q0-Q6和接地电平GND分别作为输出比特M1-M7和MO。在量化器106的处理结果具有两个比特QO和Ql的例子中，图2中所示的选择信号PTR所作的当前选择可使输入比特QO和Ql分别作为输出比特MO和Ml ；以及选择信号PTR所作的下一个选择可使输入比特QO和Ql分别作为输出比特M2和M3。当以循环(rotation)的方式选择DAC单元时，在每个模数转换周期中可有效配置DAC单元，因此可减弱固有元件的不匹配效应。如图I所示，锁存器1 10位于DAC 112和DEM电路108之间。在此示范实施例中，锁存器110用于保持复用器114的输出，以便DEM电路108提前计算选择信号PTR用于下一个周期。因此，DEM电路108可使全部周期均有效工作。由于本发明并非致力于DEM电路108和锁存器110的设计，因此简洁起见，不再进一步赘述。另一方面，本发明提出了图I所示的示范连续时间Σ Λ模数转换器100中包含的环路滤波器104、量化器106和DAC 112的新颖性设计。进一步描述如下。图3为图I所示环路滤波器104的示范实施的示意图。在此示范实施中，环路滤波器104是使用反契比雪夫(inverse-Chebyshev)噪声转移函数的3阶前馈(feed-forward)环路滤波器，且包括多个串行连接的积分器302、304和306，其中积分器304可称为第一积分器，积分器306可称为第二积分器。经由节点NA和NB，DAC 112的输出反馈至环路滤波器104，其中节点NA和NB处的互连可作为图I中所示的加法器102，用于根据DAC 112的DAC输出调整环路滤波器104的实际输入。此外，负反馈电阻性元件Rn和1^’分别位于积分器304和306间的负反馈路径中。每个负反馈电阻性元件形成一个谐振器，该谐振器可在噪声转移函数中于特定频率(例如2MHz)附近形成一个缺口(notch);然而，由于反馈系数通常非常小，因此需要大的电阻值以实现每个负反馈电阻性元件，负反馈电阻性元件可能占据较大的芯片面积。为了解决此问题，本发明提出使用位于积分器304和306间各自正反馈路径中的附加正反馈电阻性元件。更具体地，如图3所示，一个正反馈电阻性元件Rp(也称为第一正反馈电阻性元件)耦接于积分器306的第一输出节点(_)和积分器304的第一输入节点(_)间，另一个正反馈电阻性元件Rp’(也称为第二正反馈电阻性元件)耦接于积分器306的第二输出节点(+)和积分器304的第二输入节点(+)间，负反馈电阻性元件Rn(也称为第一负反馈电阻性元件)耦接于积分器306的第二输出节点(+)和积分器304的第一输入节点(_)间，负反馈电阻性元件Rn’(也称为第二负反馈电阻性元件)耦接于积分器306的第一输出节点(_)和积分器304的第二输入节点(+)间。在每个正反馈电阻性元件具有适当的电阻值设定下，可据此获得一个较大的有效电阻值。在本实施例中，设置正反馈电阻性元件Rp的电阻值大于负反馈电阻性元件Rn的电阻值；并且，设置正反馈电阻性元件Rp’的电阻值大于负反馈电阻性元件Rn’的电阻值。参考图4，图4为示范电路模型。可使用图4中的示范电路模型估测有效电阻值。S域的转移函数H(S)可表述为 在上述方程式(I)中，C表示反馈电容的电容值，R1表示负反馈电阻性元件的电阻值，R2表示正反馈电阻性元件的电阻值。因此，负反馈电阻性元件和正反馈电阻性元件组合的有效电阻值Reff可表述如下Λ, ^I R' _ R2明 1 _ 1 R, - R'
Ri R2(2)若设置正反馈电阻性元件的电阻值大于但是接近负反馈电阻性元件的电阻值(例如R2=R1+AR)，则有效电阻值Rrff可变为Refi 二其中 R2=R1+ Δ R(3)因此，通过增加正反馈电阻性元件至环路滤波器的正反馈路径，可获得较大的有效电阻值Reff。相较于仅使用负反馈电阻性元件的设计，本发明提出的使用正反馈电阻性元 件和负反馈电阻性元件组合的设计可有效减小电阻器大小，例如可减小10倍。图5为图I中所示量化器106的示范实施的示意图。在此示范实施中，量化器106包括比较电路502和处理电路504。简言之，比较电路502用于比较模拟输入与多个不同的参考电压以分别获取多个比较结果CRtl-CR6，其中每个比较结果有第一逻辑值或者第二逻辑值，模拟输入包括自图3中所示的环路滤波器104产生的Vo+和Vo-。在此示范实施例中，图5所示的比较电路502通过采用并行ADC(Flash ADC or parallel ADC)结构实现。因此采用包括多个前置放大器506和多个锁存器508的传统并行ADC设计。锁存器508在ADC时钟CKQ的每个上升沿重新产生已锁存比特。传统的并行ADC设计已为相关领域技术人员所熟知，简洁起见这里不再赘述。并且，在此示范实施中采用3比特并行ADC结构。因此，比较电路502产生的数字温度计码(thermometer code)包括(23_1)比特CR6XR5……CR2XR1XRtl,其中CR6为最高有效位(most significant bit, MSB)，CR。为最低有效位(least significant bit’LSB)。通常，当模拟输入电压高于与其比较的相应参考电压时，则数字温度计码的一个比特为“I”；否则，设置该比特为“O”。因此，数字温度计码从“I”至“O”的转变点即是模拟输入电压变得小于特定参考电压的点。一般的，正如本领域技术人员所知的，数字温度计码具有常规模式，例如从MSB至LSB为0001111。然而，误差可能致使数字温度计码具有异常模式，例如0101111。在数字温度计码出现的伪“I”称之为泡沫错误(bubble eiror)。为有效消除泡沫错误以及仲裁亚稳态(meta-stability)条件,本发明因此提出一种多米诺(domino)量化器结构。处理电路504耦接比较电路502，通过处理比较结果CRtl-CR6产生多个输出逻辑值Q0-Q6。处理电路504的操作可简洁总结如下。当比较结果CRtl-CR6包含至少一个第一逻辑值和至少一个第二逻辑值(B卩比较结果CRtl-CR6即非全“O”也非全“1”)，则在比较结果CRtl-CR6中可能存在泡沫错误。处理电路504因此用于消除比较结果CRtl-CR6中不期望的泡沫错误，并因此产生输出逻辑值Q0-Q6，其中输出逻辑值Q0-Q6形成不含任何泡沫错误的数字温度计码。关于从处理比较结果CRtl-CR6中分别获得的输出逻辑值Q0-Q6，处理电路504产生的输出逻辑值Q0-Q6 (即处理结果)可分成第一部分和第二部分，其中第一部分包括一个或多个输出逻辑值，每个输出逻辑值具有相同的逻辑值(例如“0”)，且第一部分与比较结果CR0-CR6中的一部分(例如CR4、CR5和CR6)相关，该部分相应于与模拟输入相比较高的参考电压，所述模拟输入产生自前述环路滤波器104，其中第二部分包括一个或多个输出逻辑值，每个输出逻辑值具有相同的逻辑值(例如“ I ”)，且第二部分与比较结果CRtl-CR6中的剩余部分(例如CIV CR。CR2和CR3)相关，该剩余部分相应于与模拟输入相比较低的参考电压，所述模拟输入产生自前述环路滤波器104。简言之，处理电路504使得相应于比较结果中一部分(例如CR4、CR5和CR6)的每个比较结果的输出逻辑值(例如Q4、和Q5和Q6)具有第一逻辑值(例如“0”)，并且使得相应于比较结果中剩余部分(例如C&、CR1, CR2和CR3)的每个比较结果的输出逻辑值(例如Q0、QU和Q2和Q3)具有第二逻辑值(例如“1”)，其中比较结果中一部分的每个比较结果所对应的参考电压大于比较结果中剩余部分的每个比较结果所对应的参考电压。换言之，处理电路504可避免于量化器106的最终输出中出现下述模式两个“O”夹着一个或多个“I”以及两个“I”夹着一个或多个“O”。进一步描述如下。在图5所示的示范实施中，使用多个逻辑门506_1、506_2、......506_N_2、506_N_1
以实现处理电路504。请注意，处理电路504中逻辑门的数目取决于比较电路502产生的比较结果的数目。举例而言，假设比较结果的数目等于正整数N，则处理电路504具有N-I个逻辑门。关于图5所示的示范实施例，因为比较结果CRtl-CR6的数目等于7 (即N=7)，则于处理电路504中实现的逻辑门的数目为6 (即N-l=6)。
如图5所示，逻辑门506_1、506_2、......506_N_2、506_N_1以多米诺方式耦接，用
于分别产生输出逻辑值Q0-Q6，其中逻辑门506_1为在前的逻辑门，逻辑门506_NS最后的逻辑门，逻辑门506_2、……506_N-2为中间的N-3个逻辑门。具体地，在前的逻辑门(即逻辑门506_1)的第二输入节点IN2接收比较结果CRtl，其中比较结果CRtl直接作为一个输出逻辑值QO ;逻辑门506_1、506_2、……506_N_2、506_N_1的第一输入节点INl分别接收比较结果CRtl-CR6，在前的逻辑门(即逻辑门506_1)和接下来的N-3个逻辑门(即逻辑门506_2至506_N-2)中每个逻辑门的输出节点耦接下一个逻辑门的第二输入节点IN2。在此示范实施例中，逻辑门506_1、506_2、......506_N_2、506_N_1中每个逻辑门均
为与门(and gate)。因此，处理电路504实现的组合逻辑可在侦测到存在任何零时，将后续锁存输出重新设置为O。请参看图6，图6为图5中所示的处理电路504的示范操作示意图。当比较结果CR4具有逻辑值“O”时，根据与门的固有特性，则相应的输出逻辑值Q4将为“O”;此外，由于级联与门，则接下来的输出逻辑值Q5和Q6也将为零。因此具有泡沫错误问题的初始温度计码0101111可调整为无泡沫错误的温度计码0001111。请注意，因为每次只有一个锁存输出进行切换(toggle)并且由于过采样只有一个或两个锁存输出周期性(from cycle to cycle)的改变状态,与门链的延迟并不会造成
问题。此外，在上述示范实施中，逻辑门506_1、506_2、......506_N-2、506_N-1中的每一个
均使用一个与门实现；然而，假定达到避免两个“O”夹着一个或多个“I”以及两个“I”夹着一个或多个“O”的相同的目标，则以多米诺方式耦接的逻辑门506_1、506_2、……506_N_2、506_N-1也可由其它逻辑电路实现。本发明另一个重要设计方面为图2中所示的DAC 112。请参考图7，图7为DAC 112的示范实施示意图。在此示范实施例中，DAC 112为多比特开关电容DAC,包括多个DAC单元702，且多个DAC单元702根据DAC时钟信号CK同时将多个输入比特din〈7: 0>分别转换为多个模拟输出信号；此外，DAC 112经由节点NA和NB将模拟输出信号输出至环路滤波器104。换言之,在此不范实施例中，DAC 112用于将模拟输出信号输出至环路滤波器104的运算放大器的输入端(例如积分器302中实现的运算放大器的反向输入端(_)和/或非反向输入端(+))。每个DAC单元702具有电容性装置704、切换装置706和电阻性装置708。如图7所示，电阻性装置708位于靠近环路滤波器104中运算放大器输入侧的位置。即是说，电阻性装置708耦接于运算放大器的输入端(例如前述的环路滤波器104的运算放大器的输入端)与切换装置706之间，用于输出模拟输出信号至运算放大器的输入端，其中运算放大器的输入端位于连续时间Σ Δ模数转换器100中。切换装置706耦接于电容性装置704和电阻性装置708之间以隔离频率稱合,用于大幅改进总谐波失真(total harmonicdistortion, THD)。当时钟信号CK处于第一逻辑电平(例如“O”)时，切换装置706断开电阻性装置708与电容性装置704的连接，且将电源与电容性装置704连接以对电容性装置704预充电(pre-charge)，其中电源包括第一供应电压Vn5和第二供应电压Vm ;另一方面，时钟信号CK处于第二逻辑电平(例如“I”)时，切换装置706断开电源与电容性装置704的连接，且将电 阻性装置708与电容性装置704连接，以产生相应于输入比特的模拟输出信号。简言之，在DAC单元702的第一阶段，对电容性装置704预充电以相应于供应电压进行储存电荷；在0八(单元702的第二阶段，根据量化器输出，储存于电容性装置704的电荷转移至图3所示的积分器302的电容性元件。更详细的，电容性装置704包括第一电容性元件Cdae和第二电容性元件Cda。’，其中第一电容性元件Cda。耦接于接地节点GND和第一节点A之间，第二电容性元件Cda。’耦接于接地节点GND和第二节点B之间；电阻性装置708包括第一电阻性元件Rda。和第二电阻性元件Rda。’，其中第一电阻性元件Rda。的一端耦接节点NA，第二电阻性元件Rda。’的一端耦接节点NB ;此外，切换装置706包括第一切换器SWl、第二切换器SW2、第三切换器SW3、第四切换器SW4、第五切换器SW5和第六切换器SW6，其中第一切换器SWl耦接于第一供应电压V,p和第一节点A之间，第二切换器SW2耦接于第二供应电压Vm和第二节点B之间，第三切换器SW3耦接于第一电阻性元件Rda。和第一节点A之间，第四切换器SW4耦接于第二电阻性元件Rda。’和第二节点B之间，第五切换器SW5耦接于第一电阻性元件Rda。和第二节点B之间，第六切换器SW6耦接于第二电阻性元件Rda。’和第一节点A之间。如图7所示，第一切换器SWl和第二切换器SW2的开/关状态由茂控制，意味着，当时钟信号为逻辑低电平(例如“O”)时，第一切换器SWl和第二切换器SW2均为导通状态；第三切换器SW3和第四切换器SW4的开/关状态由CK-din控制，意味着，当时钟信号为逻辑高电平且输入比特的逻辑值为第一逻辑值(例如“I”)时，第三切换器SW3和第四切换器SW4均导通；第五切换器SW5和第六切换器SW6的开/关状态由CK ·―控制，意味着，当时钟信号为逻辑高电平且输入比特的逻辑值为第二逻辑值(例如“O”)时，第五切换器SW5和第六切换器SW6均导通。把噪声影响和ADC输入缓冲器的驱动能力纳入考虑，则环路滤波器104(即图3所示的积分器302的每个电阻性元件)的输入电阻值由较大的电阻值设定，例如4k欧姆。此夕卜，当环路滤波器104的输入电阻值远大于第一电阻性元件Rda。以及远大于第二电阻性元件Rda。’的情况下，运算放大器的输入共模因此由第一供应电压Vip和第二供应电压Vm的平均值决定。请注意，时间常数Rdac^Cda。不仅影响环路增益，并且还影响抖动敏感度。当考虑电源预算，在示范实施例中的时间常数Rda。· Cdac可设置为O. 1T，其中T为DAC时钟信号CK的一个周期。并且，在采用归零码的情况下，由于归零码的固有特征，节点A和B的电压会在每周期重新设置，因此则不存在数据依赖性。关于图3所示的环路滤波器104中使用的运算放大器，本发明进一步提出一种如图8所示的新颖设计。图8为根据本发明运算放大器的示范实施的示意图。运算放大器800包括第一信号处理区块802、第二信号处理区块804、多个电流钳位电路(clampingcircuit) 806和808以及电流模式共模反馈(common-mode feedback, CMFB)电路810,其中第一信号处理区块802和第二信号处理区块804均耦接于运算放大器800的输入端IN和输出端OUT之间，电流钳位电路806 (也称为第一电流钳位电路)耦接于第一信号处理区块802，用于钳位提供至第一信号处理区块802的第一偏置电流Ib，电流钳位电路808(也称为第二电流钳位电路)耦接于第二信号处理区块804，用于钳位提供至第二信号处理区块804的第二偏置电流Ib’，电流模式共模反馈电路810耦接于电流钳位电路806和808与第一信号处理区块802和第二信号处理区块804连接的节点处。请注意，与第一信号处理区块802相比，第二信号处理区块804具有较低的增益和较高的带宽。此外，第一信号处理区块802根据输入端IN的输入信号产生第一输出信号SI,第二信号处理区块804根据输入端IN相同的输入信号产生第二输出信号S2,输出端OUT的输出信号等于第一输出信号SI和第二输出信号S2的组合。此外，第一信号处理区块802和第二信号处理区块804组合的总频率响应等于第一信号处理区块802的频率响应和第二信号处理区块804的频率响应的组合。
请结合图8参考图9，图9为图8所示的示范运算放大器800的一种实施的电路示意图。电路区块902包括依据输入电压Vi+和Vi-以及偏置电压VBl和VB2操作的多个晶体管，电路区块902可提供一级放大(相当于第二信号处理区块804)和二级放大(相当于第一信号处理区块802)。为保持差分对Ml和Ml’处于饱和状态并且为使输出摆动最大，则必须将输入共模电压设置得较高，这样可使尾电流源无动态余量(headroom)。此外，当应用开关电容DAC时，在输入电压Vi+和Vi-中存在电压阶跃。因此在I. 2V的供应电压下操作运算放大器存在困难。因此本发明提出采用电流钳位电路通过追踪晶体管M3和晶体管M2的电压Vds以减弱此问题。电流钳位电路甚至在50mV的电压Vds下也可具有高输出电阻值。其中VDD是电源电压，Vb和Vb’是相应于偏置电流Ib和Ib’的电压。晶体管M4和M5形成无镜像极心(mirror pole)的电流模式共模反馈电路810，且根据参考电压VCMR和从输出电压V#和N0-进行电压分割获取的电压，晶体管M4和M5控制共模电压。此外，可采用补偿电容性元件C。以向低带宽路径(即第一信号处理区块802)加入主极点，以使高带宽路径(即第二信号处理区块804)尽早得以改善相位容限(phasemargin)。图10为根据本发明补偿电容性元件C。的第一示范位置示意图。第一信号处理区块802包括第一级1002和第二级1004，第一级1002的输出节点耦接第二级1004的输入节点，补偿电容性元件C。耦接于第一级1002的输出节点(即第二级1004的输入节点)和接地节点GND之间。图11为根据本发明补偿电容性元件C。的第二示范位置示意图。可知，在此替代设计中补偿电容性元件C。耦接于第一级1002的输入节点和输出节点之间。请注意，上述示范实施例/实施仅用于描述本发明之用，本发明并非仅限于此。举例而言，图9所示的运算放大器结构和相关替代设计可应用至2 A模数转换器的其它电路区块中，而非用于图2所示环路滤波器104中的运算放大器。此外，图7所示的示范DAC112为多比特开关电容DAC。然而，可也采用DAC单元702的结构以实现I A模数转换器中应用的单个比特的开关电容DAC。参考图2、图5、图7和图9，每个所示电路均基于差分配置，然而，经过适当修改，上述技术特征也可应用至单端配置。并且，上述技术特征应用于连续时间I A模数转换器的基本元件；然而，使用一个或多个上述技术特征的任何2 A模数转换器均属于本发明保护精神。各种替代设计均属于本发明所主范围。
本领域技术人员应当明白，各种变形、修改和所述实施例各种特征的组合均属于
本发明所主张范围，本发明权利范围应以申请专利权利要求为准。
权利要求
1.一种运算放大器，实现于Σ Δ模数转换器中，所述运算放大器包括 第一信号处理区块，耦接于所述运算放大器的输入端和输出端之间； 第二信号处理区块，耦接于所述运算放大器的所述输入端和所述输出端之间，其中与所述第一信号处理区块相比，所述第二信号处理区块具有较低增益和较高带宽； 第一电流钳位电路，耦接于所述第一信号处理区块，用于对提供至所述第一信号处理区块的第一偏置电流钳位；以及 第二电流钳位电路，耦接于所述第二信号处理区块，用于对提供至所述第二信号处理区块的第二偏置电流钳位。
2.根据权利要求I所述的运算放大器，其特征在于，进一步包括 电流模式共模反馈电路，耦接于所述第一电流钳位电路连接所述第一信号处理区块的节点处以及所述第二电流钳位电路连接所述第二信号处理区块的节点处。
3.根据权利要求I所述的运算放大器，其特征在于，所述第一信号处理区块包括第一级和第二级，所述第一级的输出节点耦接所述第二级的输入节点，以及所述第一信号处理区块更包括补偿电容性元件，耦接于所述第一级的所述输出节点和接地节点之间。
4.根据权利要求I所述的运算放大器，其特征在于，所述第一信号处理区块包括第一级和第二级，所述第一级的输出节点耦接所述第二级的输入节点，以及所述第一信号处理区块更包括补偿电容性元件，耦接于所述第一级的输入节点和所述第一级的所述输出节点之间。
5.根据权利要求I所述的运算放大器，其特征在于，所述运算放大器实现于所述ΣΔ模数转换器的环路滤波器中。
6.根据权利要求I所述的运算放大器，其特征在于，所述ΣΔ模数转换器为连续时间Σ Δ模数转换器。
7.—种环路滤波器，实现于Σ Δ模数转换器中，其特征在于包括如权利要求I所述的运算放大器。
8.根据权利要求7所述的环路滤波器，其特征在于，所述环路滤波器包括 多个串行连接的积分器，包括第一积分器和第二积分器； 第一正反馈电阻性元件，置于第一正反馈路径中，其中所述第一正反馈路径位于所述第二积分器的第一输出节点和所述第一积分器的第一输入节点之间；以及 第一负反馈电阻性元件，置于第一负反馈路径中，其中所述第一负反馈路径位于所述第二积分器的第二输出节点和所述第一积分器的所述第一输入节点之间； 其中，所述多个串行连接的积分器中包括所述运算放大器。
9.一种Σ Δ模数转换器，其特征在于包括如权利要求7或8所述的环路滤波器。
10.一种Σ Δ模数转换器，其特征在于包括如权利要求I所述的运算放大器。
全文摘要
一种运算放大器，实现于ΣΔ模数转换器中，所述运算放大器包括第一信号处理区块，耦接于所述运算放大器的输入端和输出端之间；第二信号处理区块，耦接于所述运算放大器的所述输入端和所述输出端之间，其中与所述第一信号处理区块相比，所述第二信号处理区块具有较低增益和较高带宽；第一电流钳位电路，耦接于所述第一信号处理区块，用于对提供至所述第一信号处理区块的第一偏置电流钳位；以及第二电流钳位电路，耦接于所述第二信号处理区块，用于对提供至所述第二信号处理区块的第二偏置电流钳位。本发明可满足无线通信接收机应用的需求，能减小环路滤波器电阻器的大小，形成无泡沫错误的温度计码，且可降低谐波失真。
文档编号H03M3/04GK102857229SQ20121034735
公开日2013年1月2日 申请日期2009年8月17日 优先权日2008年9月16日
发明者黄胜瑞, 林永裕 申请人:联发科技股份有限公司