欠压锁存电路的制作方法
【专利摘要】本发明公开了一种欠压锁存电路。该电路的肖特基势垒二极管的阳极接地，阴极接第一PMOS晶体管的栅极、第二PMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极并通过RC电路接电压源；欠压锁存电压信号输出端接第二PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三POS晶体管的栅极和第三NMOS晶体管的栅极；第一PMOS晶体管的源极接电压源，漏极接第二PMOS晶体管的源极和第三PMOS晶体管的源极；第二NMOS晶体管的源极接地，漏极接第一NMOS晶体管的源极和第三NMOS晶体管的源极；第三PMOS晶体管的漏极接地；第三NMOS晶体管的漏极接电压源。结构简单，节省成本，功耗低。
【专利说明】欠压锁存电路
【技术领域】
[0001 ] 本发明涉及一种欠压锁存电路。
【背景技术】
[0002]在PC及便携式电子设备中，一般都具有中央处理芯片、存储装置及外围电路，外接电源突然断电或电池电压降低，都会影响到正在处理的工作或数据，因此在电压出现欠压的时候需要对电压进行锁存。现有的欠压锁存电路结构复杂，自身功耗较大，不利于在便携式电子产品的应用。
【发明内容】
[0003]本发明的发明目的在于:针对上述存在的问题，提供一种欠压锁存电路。
[0004]本发明采用的技术方案是这样的:一种欠压锁存电路，所述电路包括欠压锁存电压信号输出端，还包括三只PNP晶体管、三只NPN晶体管、肖特基势垒二极管以及由电容和电阻并联构成的RC电路。
[0005]所述肖特基势垒二极管的阳极接地，阴极连接至第一 PM0S晶体管的栅极、第二PM0S晶体管的栅极、第一 NM0S晶体管的栅极和第二 NM0S晶体管的栅极，该阴极还通过RC电路连接至电压源；欠压锁存电压信号输出端连接至第二PM0S晶体管的漏极、第一NM0S晶体管的漏极、第三P0S晶体管的栅极和第三NM0S晶体管的栅极；所述第一 PM0S晶体管的源极连接至电压源，漏极连接至第二PM0S晶体管的源极和第三PM0S晶体管的源极；所述第二NM0S晶体管的源极接地，漏极连接至第一 NM0S晶体管的源极和第三NM0S晶体管的源极；所述第三PM0S晶体管的漏极接地；所述第三NM0S晶体管的漏极连接至电压源。
[0006]在本发明上述电路中，所述第一 PM0S晶体管、第二 PM0S晶体管和第三PM0S晶体管为参数完全相同的PM0S晶体管。
[0007]在本发明上述电路中，所述第一 NM0S晶体管、第二 NM0S晶体管和第三NM0S晶体管为参数完全相同的NM0S晶体管。
[0008]综上所述，由于采用了上述技术方案，本发明的有益效果是:电路结构简单，节省成本，自身功耗低。
【专利附图】
【附图说明】
[0009]图1是本发明欠压锁存电路的电路原理图。
【具体实施方式】
[0010]下面结合附图，对本发明作详细的说明。
[0011]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。[0012]如图1所示，是本发明欠压锁存电路的电路原理图。
[0013]本发明的一种欠压锁存电路，该电路包括欠压锁存电压信号输出端Vout，还包括三只PNP晶体管P1?P3、三只NPN晶体管N1?N3、肖特基势垒二极管Z1以及由电容C1和电阻R1并联构成的RC电路。
[0014]下面结合附图1对本发明上述的各电子元器件间的连接关系做详细说明:所述肖特基势垒二极管Z1的阳极接地GND，阴极连接至第一 PM0S晶体管P1的栅极、第二 PM0S晶体管P2的栅极、第一 NM0S晶体管N1的栅极和第二 NM0S晶体管N2的栅极，该阴极还通过RC电路连接至电压源VDD ;欠压锁存电压信号输出端Vout连接至第二 PM0S晶体管P2的漏极、第一 NM0S晶体管N1的漏极、第三P0S晶体管P3的栅极和第三NM0S晶体管N3的栅极；所述第一 PM0S晶体管P1的源极连接至电压源VDD，漏极连接至第二 PM0S晶体管P2的源极和第三PM0S晶体管P3的源极；所述第二 NM0S晶体管N2的源极接地GND，漏极连接至第一 NM0S晶体管N1的源极和第三NM0S晶体管N3的源极；所述第三PM0S晶体管P3的漏极接地GND ;所述第三NM0S晶体管N3的漏极连接至电压源VDD。
[0015]在本发明上述电路中，所述第一 PM0S晶体管P1、第二 PM0S晶体管P2和第三PM0S晶体管P3为参数完全相同的PM0S晶体管。
[0016]在本发明上述电路中，所述第一 NM0S晶体管N1、第二 NM0S晶体管N2和第三NM0S晶体管N3为参数完全相同的NM0S晶体管。
[0017]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种欠压锁存电路，包括欠压锁存电压信号输出端(Vout)，其特征在于，还包括三只PNP晶体管(P1?P3)、三只NPN晶体管(N1?N3)、肖特基势垒二极管(Z1)以及由电容(C1)和电阻(R1)并联构成的RC电路；所述肖特基势垒二极管(Z1)的阳极接地(GND)，阴极连接至第一 PM0S晶体管(P1)的栅极、第二 PM0S晶体管(P2)的栅极、第一 NM0S晶体管(N1)的栅极和第二 NM0S晶体管(N2)的栅极，该阴极还通过RC电路连接至电压源(VDD);欠压锁存电压信号输出端(Vout)连接至第二 PM0S晶体管(P2)的漏极、第一 NM0S晶体管(N1)的漏极、第三P0S晶体管(P3)的栅极和第三NM0S晶体管(N3)的栅极；所述第一PM0S晶体管(P1)的源极连接至电压源(VDD)，漏极连接至第二 PM0S晶体管(P2)的源极和第三PM0S晶体管(P3)的源极；所述第二 NM0S晶体管(N2)的源极接地(GND)，漏极连接至第一 NM0S晶体管(N1)的源极和第三NM0S晶体管(N3)的源极；所述第三PM0S晶体管(P3)的漏极接地(GND);所述第三NM0S晶体管(N3)的漏极连接至电压源(VDD)。
2.根据权利要求1所述的欠压锁存电路，其特征在于，所述第一PM0S晶体管(P1)、第二 PM0S晶体管(P2)和第三PM0S晶体管(P3)为参数完全相同的PM0S晶体管。
3.根据权利要求1所述的欠压锁存电路，其特征在于，所述第一NM0S晶体管(N1)、第二 NM0S晶体管(N2)和第三NM0S晶体管(N3)为参数完全相同的NM0S晶体管。
【文档编号】H03K3/013GK103684356SQ201210354245
【公开日】2014年3月26日 申请日期:2012年9月21日 优先权日:2012年9月21日
【发明者】王晓娟, 周晓东, 王纪云 申请人:郑州单点科技软件有限公司