专利名称：一种基于fpga的双音多频信号发生器的制作方法
技术领域：
本实用新型涉及电子通信领域，尤其涉及一种基于FPGA的双音多频信号发生器。
背景技术：
目前在传统的双音多频信号发生器中，主要是分立器件和小規模集成电路等组成，并以此完成相应的逻辑功能。这样的电路结构所需的逻辑电路器件一般较多，整体电路体积较大；由于器件众多，器件的可靠性也因此有所降低。当系统需要増加新功能时，往往需要对电路重新设计，大大地増加了设计的周期和费用。
实用新型内容本实用新型的目的是提供ー种性能稳定、易于调试、可平滑升级、灵活性和可移植性好的基于FPGA的双音多频信号发生器。为达到上述目的，本实用新型采用以下技术方案一种基于FPGA的双音多频信号发生器，包括加法器和两个信号处理模块，其特征在于所述加法器和两个信号处理模块是在一片FPGA上实现的，每ー个所述信号处理模块分别包括依次级联的频率控制寄存器、相位累加器、用来存储波形数据的ROM以及输出模块，两个所述输出模块的输出均连接到加法器。本实用新型与现有技术比较，有如下优点I.本实用新型的基于FPGA的双音多频发生器的数字逻辑仅在一片FPGA中实现，而传统方法要使用4-5片芯片来共同完成本实用新型的逻辑功能。本实用新型減少了电路板的面积，提高了板卡的可靠性，降低了故障率。具有成本低，集成度高，易于调试，可靠性好的特点。2.移植性好，可平滑升级。当需要増加更强的功能时，不必修改外部硬件电路，利用FPGA可重构系统的特性，可以方便地为系统増加新的功能，实现更复杂的处理，可实现平滑升级，大大提高了控制器设计的灵活性和可移植性。
图I是本实用新型的基于FPGA的双音多频信号发生器的内部主要功能结构框图图2是本实用新型的基于FPGA的双音多频信号发生器的应用系统框图
具体实施方式
參见图1，基于FPGA的双音多频信号发生器，包括加法器和两个信号处理模块，所述加法器和两个信号处理模块是在一片FPGA上实现的，每ー个所述信号处理模块分别包括依次级联的频率控制寄存器、相位累加器、用来存储波形数据的ROM以及输出模块，两个所述输出模块的输出均连接到加法器。相位累加器在姆ー个參考时钟源f。的时钟脉冲输入时，完成频率控制字累加一次，相位累加器的输出的数据就是合成信号的相位，同时相位累加器的溢出频率也就是DDS输出的信号频率。參见图2，双音多频信号发生器的通过上位机产生电话号码信号，经过串行通信，发送到单片机上，单片机收到后进行查表，产生所对应的两个频率控制字，通过单片机的P2、PO ロ，分别在P3. I和P3. 2 ロ的边沿脉冲下锁存到FPGA的内部寄存器中，FPGA根据得到的频率控制字得到两路频率数字幅值信号，经过加法器，送到D/A，得到相应的双音多频信号。FPGA采用Altera公司的Cyclone系列中的EP1C6芯片中自带的參数化宏模块ROM对波形进行存储，该器件具有低功耗、高性能和低成 本等特点。
权利要求1. 一种基于FPGA的双音多频信号发生器，包括加法器和两个信号处理模块，其特征在于所述加法器和两个信号处理模块是在一片FPGA上实现的，每一个所述信号处理模块分别包括依次级联的频率控制寄存器、相位累加器、用来存储波形数据的ROM以及输出模块，两个所述输出模块的输出均连接到加法器。
专利摘要本实用新型涉及一种基于FPGA的双音多频信号发生器，包括加法器和两个信号处理模块，所述加法器和两个信号处理模块是在一片FPGA上实现的，每一个所述信号处理模块分别包括依次级联的频率控制寄存器、相位累加器、用来存储波形数据的ROM以及输出模块，两个所述输出模块的输出均连接到加法器。本实用新型的基于FPGA的双音多频发生器的数字逻辑仅在一片FPGA中实现，减少了电路板的面积，提高了板卡的可靠性，降低了故障率。具有成本低，集成度高，易于调试，可靠性好，移植性好的特点。
文档编号H03K3/02GK202535321SQ20122015308
公开日2012年11月14日 申请日期2012年4月12日 优先权日2012年4月12日
发明者乔宏哲, 刘平, 刘翠梅 申请人:常州机电职业技术学院