专利名称：电平转换电路的制作方法
技术领域：
本实用新型的实施方式涉及一种电平转换电路和包括该电平转换电路的集成电路。
背景技术：
当今，集成电路中通常存在多个电压域，而不同的电压域通常具有不同的工作电压。当处于某个电压域的集成电路接收来自该集成电路外部不同电压域的电压输入信号时，需要利用电平转换电路将该电压输入信号转换为适合本电压域的电压信号。例如，芯片的电源电压为5V,输入电压为2.5V,这时需要将2.5V的电压信号转换为5V的电压信号。现有的电平转换电路通常设置于集成电路的芯片外部。图1示出了一种现有的电平转换电路的应用场景。如图1所示，电平转换电路101设置于集成电路10外部。来自集成电路10外部或前一电压域的电压输入信号VIN由电平转换电路101进行电平转换，其中电压输入信号VIN的高电平与电压VDD不同。转换后的信号被输入到集成电路10内部的缓冲器102中。缓冲器102对输入的信号做进一步转换后产生电压输出信号V0UT。现有的电平转换电路也可以设置于集成电路的内部，但是其结构往往较复杂，这无疑增加了集成电路芯片的制造成本。另外，现有的集成于集成电路内部的电平转换电路通常适用范围较小，例如，仅能够处理高电平值处于一定范围内的电压输入信号，而无法在信号输入端为悬空状态或者高压的情况下实现电平转换。
实用新型内容本实用新 型的实施方式提供一种设置于集成电路内部的电平转换电路和包括该电平转换电路的集成电路，以解决或者至少部分地缓解现有的电平转换电路中存在的以下技术问题，即结构复杂、以及无法在信号输入端为悬空状态或者高压的情况下实现电平转换。在第一方面中，本实用新型的实施方式提供了一种设置于集成电路内部的电平转换电路。该电平转换电路包括:一个N型MOS管，其栅极连接至该集成电路的工作电压，其漏极可操作以接收该集成电路外部或前一电压域的电压输入信号；一个电阻性元件，其一端连接于该工作电压，另一端连接于N型MOS管的源极；以及一个数字缓冲器，其输入端连接于N型MOS管的源极，其工作电压端连接至一个恒流源，其输出端可操作以输出电压输出信号，该电压输出信号的逻辑状态随输入信号的逻辑状态而变化。在示例性实施方式中，该N型MOS管是一个高压N型MOS管，其最大VDS耐压为50V、40V 或 30V。在示例性实施方式中，该电压输入信号的逻辑高状态的电平可以是低于高压N型MOS管的最大VDS耐压的任意值，而该电压输出信号的逻辑高状态的电平与该集成电路的工作电压相同。在示例性实施方式中，该电阻性元件的电阻值在100KΩ到1000KΩ之间。[0010]在示例性实施方式中，该恒流源可操作以提供I微安至100微安范围内的一个恒定电流。 在示例性实施方式中，该恒流源包括一个P型MOS管，其源极连接至该集成电路的工作电压，其栅极连接至一个恒定偏置电压，其漏极连接到数字缓冲器的工作电压端。在示例性实施方式中，该数字缓冲器包括两个串联的CMOS反相器。在示例性实施方式中，每个CMOS反相器包括串联在数字缓冲器的工作电压端与地之间的P型MOS管和N型MOS管。在示例性实施方式中，该N型MOS管的漏极可操作以处于悬空状态，该电压输出信号的逻辑高状态的电平与该集成电路的工作电压相同。在第二方面中，本实用新型的实施方式提供了一种包含上述电平转换电路的集成电路。利用根据本实用新型的实施方式的电平转换电路，在存在电压输入信号的情况下，无论电压输入信号的逻辑状态如何，均能够输出正确的电压输出信号，使得电压输出信号的逻辑状态随电压输入信号的逻辑状态而变化；另外在输入端为悬空状态的情况下，使得电压输出信号的逻辑高状态的电平与集成电路的所述工作电压相同。
图1示出了现有的电平转换电路的一种应用场景；图2示出了根据本实用新型的一个实施方式的电平转换电路的示意图；以及图3示出了根据本实用新型的另一实施方式的电平转换电路的示意图。
具体实施方式
在第一方面中，本实用新型的实施方式提供了一种设置于集成电路内部的电平转换电路。下面将参照图2和图3详细描述根据本实用新型的实施方式的电平转换电路。图2示出了根据本实用新型的一个实施方式的电平转换电路的示意图。如图2所示，设置于集成电路内部的电平转换电路20包括N型MOS管201、电阻性元件202、数字缓冲器203和恒流源204。N型MOS管201的栅极G连接至集成电路的工作电压VDD。工作电压VDD可以为任何适当的值，例如5V、3.3V等。N型MOS管201的漏极D可接收来自集成电路外部或前一电压域的电压输入信号VIN。N型MOS管201的衬底接地。N型MOS管201优选为高压N型MOS管，其最大VDS耐压(即最大漏源耐压)例如为50V、40V或30V。电阻性元件202的一端连接于工作电压VDD，另一端连接于N型MOS管的源极S。电阻性元件202的电阻值例如在100K Ω到1000K Ω之间。数字缓冲器203的输入端连接于N型MOS管201的源极S，其工作电压端经由恒流源204连接至集成电路的工作电压VDD，其输出端可操作以输出电压输出信号VOUT。恒流源204可操作以向数字缓冲器203提供例如I微安至100微安范围内的一个恒定电流。在本实施方式中，电压输入信号VIN的逻辑状态可以为低电平或高电平。电压输出信号VOUT的逻辑状态随电压输入信号VIN的逻辑状态而变化。即，当电压输入信号VIN的逻辑状态为低电平时，电压输出信号VOUT的逻辑状态为低电平；当电压输入信号VIN的逻辑状态为高电平时，其电平值可以是低于N型MOS管201的最大VDS耐压的任意值，电压输出信号VOUT的逻辑状态为高电平，并且其高电平值等于工作电压VDD。此外，当不存在电压输入信号VIN，即N型MOS管201的漏极D为悬空状态时，电压输出信号VOUT的逻辑状态为高电平，并且其高电平值等于工作电压VDD。由此，无论是否存在电压输入信号VIN，并且无论电压输入信号VIN的逻辑状态如何，利用本实施方式的电平转换电路均能够输出电压输出信号V0UT，使得其逻辑高状态的电平等于工作电压VDD。例如，芯片的电源电压(工作电压)VDD为5V，在电压输入信号VIN的电平值为12V、5V、3.3V以及2.5V的情况下，均可以将输入信号转换成5V输出信号；当电压输入信号VIN为低电平时，电压输出信号VOUT为低电平；在输入为悬空状态的情况下，电压输出信号VOUT为5V高电平。图3示出了根据本实用新型的另一实施方式的电平转换电路的示意图。如图3所示，设置于集成电路内部的电平转换电路30包括N型MOS管301、电阻性元件302、数字缓冲器303和恒流源304。N型MOS管301的栅极G连接至集成电路的工作电压VDD。N型MOS管301的漏极D可接收来自集成电路外部或前一电压域的电压输入信号VIN。N型MOS管301的衬底接地。N型MOS管301优选为高压N型MOS管，其最大VDS耐压例如为50V、40V或30V。电阻性元件302的一端连接于工作电压VDD，另一端连接于N型MOS管的源极S。电阻性元件302的电阻值例如在100K Ω到1000K Ω之间。数字缓冲器303的输入端连接于N型MOS管301的源极S，其工作电压端经由恒流源304连接至集成电路的工作电压VDD，其输出端可操作以输出电压输出信号V0UT。在图3所示的实施方式中， 数字缓冲器303(如图3中的虚线框所示)包括两个串联的CMOS反相器，其中，第一级CMOS反相器包括串联在数字缓冲器的工作电压端与地之间的P型MOS管PMl和N型MOS管匪I，第二级CMOS反相器包括串联在数字缓冲器的工作电压端与地之间的P型MOS管PM2和N型MOS管匪2。P型MOS管PMl和N型MOS管匪I的栅极相连，以作为数字缓冲器303的输入端，P型MOS管PM2和N型MOS管匪2的漏极相连，以作为数字缓冲器303的输出端。P型MOS管PMl的源极作为数字缓冲器303的工作电压端。恒流源304可操作以向数字缓冲器303提供例如I微安至100微安范围内的一个恒定电流。在图3所示的实施方式中，恒流源304由一个P型MOS管构成。该P型MOS管的源极连接至集成电路的工作电压VDD，其漏极连接到P型MOS管PMl的源极，其栅极连接至一个恒定的偏置电压VB，偏置电压VB可以是在集成电路内部产生的恒定电压。下面将以集成电路的工作电压VDD为5V，电压输入信号VIN分别为低电平、2.5V、IOV以及N型MOS管301的漏极D为悬空状态为例，描述图3所示的电平转换电路30的工作原理。当工作电压VDD为5V，电压输入信号VIN为低电平时，N型MOS管301导通。由此，数字缓冲器303的输入端的电压被下拉至低电平，从而数字缓冲器303的输出端输出的电压输出信号VOUT为低电平。当工作电压VDD为5V，电压输入信号VIN为2.5V时，N型MOS管301导通。此时N型MOS管301的源极S的电压约为2.5V。由此，第一级CMOS反相器中的P型MOS管PMl和N型MOS管匪I的栅极电压也约为2.5V。对于P型MOS管304而言，其栅极的偏置电压VB和源极的电压VDD使得P型MOS管304导通。因而，P型MOS管304的漏极电压约为5V。从而，与P型MOS管304的漏极相连的P型MOS管PMl的源极电压也约为5V。由此，P型MOS管PMl导通。对于N型MOS管匪I而言，由于其栅极电压为2.5V，源极接地，因此N型MOS管匪I导通。尽管第一级CMOS反相器中的P型MOS管PMl和N型MOS管匪I均导通，但由于恒流源304的限流作用，使得导通时P型MOS管PMl的内阻远大于N型MOS管匪I的内阻，因此第一级CMOS反相器的输出仍为低电平。在这种情况下，第二级CMOS反相器中的P型MOS管PM2导通，而MOS管匪2截止。由此第二级CMOS反相器输出高电平。S卩，数字缓冲器303的输出端输出的数字输出信号VOUT为高电平，且该高电平等于工作电压VDD。当工作电压VDD为5V，电压输入信号VIN为IOV时，N型MOS管301截止。此时，N型MOS管301的钳位作用将其源极电压钳位到其栅极电压VDD (5V)。在这种情况下，第一级CMOS反相器中的P型MOS管PMl截止，而N型MOS管匪I导通；第二级CMOS反相器中的P型MOS管PMl导通，而N型MOS管匪I截止。由此第二级CMOS反相器输出高电平。S卩，数字缓冲器303的输出端输出的电压输出信号VOUT为高电平，且该高电平等于工作电压VDD。当工作电压VDD为5V，N型MOS管301的漏极D为悬空状态时，利用电阻性元件302的上拉作用将第一级CMOS反相器的输入端电压上拉到工作电压VDD，由此第一级CMOS反相器输出低电平，而第二级CMOS反相器输出高电平。即，数字缓冲器303的输出端输出的电压输出信号VOUT为高电平，且该高电平等于工作电压VDD。应当理解，尽管图3中分别以两个串联的CMOS反相器和P型MOS管为例说明了数字缓冲器303和恒流源304的构成，但是本领域技术人员清楚的是，数字缓冲器303和恒流源304也可以以其它方式实现，而不背离本实用新型的精神和范围。在第二方面中，本实用新型的实施方式提供了一种包含上述电平转换电路的集成电路。以上参照附图 对本实用新型的示例性实施方式进行了描述。本领域技术人员应该理解，上述实施方式仅仅是出于说明的目的而列举的示例，而不是用来进行限制。凡在本实用新型的教导和权利要求保护范围下所作的任何修改、等同替换等，均应包含在本实用新型要求保护的范围内。
权利要求1.一种设置于集成电路内部的电平转换电路，其特征在于，包括: 一个N型MOS管，其栅极连接至所述集成电路的工作电压，其漏极可操作以接收所述集成电路外部或前一电压域的电压输入信号； 一个电阻 性元件，其一端连接于所述工作电压，另一端连接于所述N型MOS管的源极；以及 一个数字缓冲器，其输入端连接于所述N型MOS管的所述源极，其工作电压端连接至一个恒流源，其输出端可操作以输出电压输出信号，所述电压输出信号的逻辑状态随所述电压输入信号的逻辑状态而变化。
2.如权利要求1所述的电平转换电路，其特征在于，所述N型MOS管是一个高压N型MOS管，其最大VDS耐压为50V、40V或30V。
3.如权利要求2所述的电平转换电路，其特征在于，所述电压输入信号的逻辑高状态的电平可以是低于所述高压N型MOS管的最大VDS耐压的任意值，而所述电压输出信号的逻辑高状态的电平与所述集成电路的所述工作电压相同。
4.如权利要求1所述的电平转换电路，其特征在于，所述电阻性元件的电阻值在100KΩ 到 1000KΩ 之间。
5.如权利要求1所述的电平转换电路，其特征在于，所述恒流源可操作以提供I微安至100微安范围内的一个恒定电流。
6.如权利要求5所述的电平转换电路，其特征在于，所述恒流源包括一个P型MOS管，其源极连接至所述集成电路的所述工作电压，其栅极连接至一个恒定偏置电压，其漏极连接到所述数字缓冲器的工作电压端。
7.如权利要求1所述的电平转换电路，其特征在于，所述数字缓冲器包括两个串联的CMOS反相器。
8.如权利要求7所述的电平转换电路，其特征在于，每个所述CMOS反相器包括串联在所述数字缓冲器的所述工作电压端与地之间的P型MOS管和N型MOS管。
9.如权利要求1所述的电平转换电路，其特征在于，所述N型MOS管的漏极可操作以处于悬空状态，所述电压输出信号的逻辑高状态的电平与所述集成电路的所述工作电压相同。
10.一种集成电路，其特征在于，包括根据权利要求1至9中任一项所述的电平转换电路。
专利摘要提供了设置于集成电路内部的电平转换电路和包括该电平转换电路的集成电路。电平转换电路包括N型MOS管，其栅极连接至集成电路的工作电压，漏极可操作以接收来自集成电路外部或前一电压域的电压信号；电阻性元件，其一端连接于工作电压，另一端连接于N型MOS管的源极；以及数字缓冲器，其输入端连接于N型MOS管的源极，其工作电压端连接至恒流源，其输出端可操作以输出电压输出信号，电压输出信号的逻辑状态随该电压输入信号的逻辑状态变化。利用该电平转换电路，在存在电压输入信号时，能输出逻辑状态随电压输入信号的逻辑状态变化的电压输出信号；在不存在电压输入信号时，能使得电压输出信号的逻辑高状态的电平与集成电路的所述工作电压相同。
文档编号H03K19/0175GK203086437SQ201220673028
公开日2013年7月24日 申请日期2012年12月6日 优先权日2012年12月6日
发明者王洪来, 宋振宇, 黄维海 申请人:艾尔瓦特集成电路科技(天津)有限公司