专利名称：一种高速采样前端电路的制作方法
技术领域：
本发明涉及一种采样前端电路，特别涉及一种去除采样保持电路(无采保)的高速采样前端电路，它直接应用的领域是流水线型A/D转换器。
背景技术：
在流水线型A/D转换器的设计中，随着采样速度的不断提升，芯片的功耗、面积将迅速提升，而采样前端电路是流水线型A/D转换器中占用面积最大，消耗功耗最多的模块。因此，需要低功耗的高速采样前端电路。传统的无采保的流水线A/D转换器采样前端结构，如
图1所示，MDAC采样网络包括开关Smtl、两个电容Cltl,比较器阵列包括开关Sftl、两个电容c2(l。MDAC采样网络时间常数为:Tmdco =2C'0-RSm(I)其中，为开关Snitl的导通电阻。比较器采样网络时间常数为:
ITCompO ~ ^C20(2)
Smgm为比较器前置运放的跨导，(l/gm)为比较器前置运放的在采样相的阻抗。网络匹配要求:tMDCCI — TComp(l⑶而
I W
_3] Sm(4)
R =-—--(3)...M-..,
^n^ox^ DD其中，μη为电子的迁移率，单位面积的栅氧化层电容，为比较器输
入晶体管的宽长比，Id为比较器输入晶体管电流，为MDAC采样开关的宽长比，Vm为电源电压。由式(I) (5)可得
权利要求
1.一种高速采样前端电路，其特征在于:包括MDAC采样网络、比较器阵列、运算放大器、输出短接开关、时钟稳定电路、基准电压产生电路、状态控制模块和反馈控制模块； 所述MDAC采样网络，用于采集输入信号； 所述比较器阵列，用于采集输入信号并将输入信号与阈值电压进行比较并产生比较结果信号，所述比较结果信号与时钟稳定电路产生的时钟信号通过状态控制模块来控制MDAC采样网络的工作状态； 所述状态控制模块与MDAC采样网络连接，用于控制MDAC采样网络的工作状态； 所述反馈控制模块一端连接在运算放大器的输出端，另一端与MDAC采样网络连接； 所述运算放大器，用于当时钟稳定电路处于时钟放大相时使运算放大器的两个输入端的电压相等； 所述输出短接开关，用于当时钟稳定电路处于时钟采样相时实现运算放大器的输出端接地； 所述时钟稳定电路，用于产生占空比可调的时钟信号，并使用时钟信号来控制MDAC采样网络、比较器阵列、输出短接开关、状态控制模块和反馈控制模块的工作状态； 所述基准电压产生电路，用于产生一组基准电压供比较器阵列使用。
2.根据权利要求1所述的高速采样前端电路，其特征在于:所述MDAC采样网络包括第一支路组、第二支路组、第三支路组和MDAC采样开关；所述第一支路组包括由k个第一 MDAC输入开关和k个第一 MDAC输入端电容，所述k个第一 MDAC输入开关并联后通过导线net [I]与k个并联的第一 MDAC输入端电容连接；所述第二支路组包括η-k+l个第二 MDAC输入开关和η-k+l个第二 MDAC输入端电容，所述η-k+l个第二 MDAC输入开关并联后通过导线net [2]与η-k+l个并联的第二 MDAC输入端电容连接； 所述第三支路组包括由η-1个相互并联的第三MDAC输入端支路，所述每条第三MDAC输入端支路包括第三MDAC输入开关和第三MDAC输入端电容；所述每条第三MDAC输入端支路中的第三MDAC输入开关和第三MDAC输入端电容通过导线net [ (n+2): 2n]串联，所述每条第三MDAC输入端支路并联； 所述第一支路组、第二支路组与所述第三支路组并联后一端连接输入信号，另一端与运算放大器的负向输入端连接； 所述MDAC采样开关Sm —端与运算放大器的负向输入端连接，另一端运算放大器的正向输入端连接，所述运算放大器的正向输入端与地连接； 其中，k表不第一MDAC输入端电容的个数；n表不第一、二和三MDAC输入开关个数总和的一半，且 2n=k.2X, k=2m, X，m=l, 2，3，…。
3.根据权利要求2所述的高速采样前端电路，其特征在于:所述反馈控制模块为相互并联的反馈控制开关构成的开关组，所述开关组中的每一个反馈控制开关一端连接在运算放大器的输出端，另一端连接在MDAC米样网络中第一支路组中的第一 MDAC输入开关和第一MDAC输入端电容之间的导线上。
4.根据权利要求1所述的高速采样前端电路，其特征在于:所述比较器阵列包括(n-1)个相互并联的比较器，所述每个比较 器包括比较器采样网络、比较单元和比较器采样开关，所述比较器采样网络包括比较器信号输入开关、阈值输入开关和比较器采样电容；所述比较器信号输入开关一端与输入信号端连接，所述阈值输入开关一端与基准电压产生电路连接，所述比较器信号输入开关和阈值输入开关的另一端相互连接后与比较器采样电容连接，所述比较器采样电容再与比较单元的正向端连接，所述比较单元的正、负向端之间与比较器采样开关连接，所述比较单元的输出端与状态控制模块连接。
5.根据权利要求2所述的高速采样前端电路，其特征在于:所述状态控制模块包括第二支路组控制开关和第三支路组控制开关； 所述第二支路组控制开关一端连接于第二支路组中的第二 MDAC输入开关和第二 MDAC输入端电容之间的导线net[2]上，另一端与地连接； 所述第三支路组控制开关包括η-1个转换开关，所述每个转换开关的一端连接于第三支路组中的各个分支路中的第三MDAC输入开关和第三MDAC输入端电容之间，另一端分别与地或基准电压产生电路连接。
6.根据权利要求1所述的高速采样前端电路，其特征在于:所述时钟稳定电路DCS为所述占空比可调的时钟稳定电路DCS，所述占空比可调的时钟稳定电路产生的时钟信号包括采样相时钟信号Φ 1、比较放大相时钟信号Φ2、采样相时钟提前关断信号Φ Ip和放大相时钟信号Φ3，所述比较放大相时钟信号Φ2包括比较器比较时间T_Comp和放大相使用时间；所述采样相时钟信号Φ 1、比较放大相时钟信号Φ2为两相非交叠时钟信号。
7.根据权利要求6所述的高速采样前端电路，其特征在于:所述时钟稳定电路在放大相时钟信号Φ3期间，利用(η-1)个第三MDAC输入端电容进行DAC运算，利用第一 MDAC输入端电容作为反馈电容。
8.根据权利要求2所述的高速采样前端电路，其特征在于:所述运算放大器的反馈系数为k/2n。
9.根据权利要求1所述的高速采样前端电路，其特征在于:所述MDAC采样网络和比较器阵列中满足以下关系:所述MDAC采样网络中的MDAC输入开关与比较器阵列中的比较器输入开关宽长比之比与MDAC采`样电容和比较器采样电容之比相等，且MDAC采样开关与比较器采样开关宽长比之比与MDAC采样总电容和比较器采样电容之比相等； 所述MDAC输入开关为第一 MDAC输入开关、第二 MDAC输入开关或第三MDAC输入开关中的任意一个； 所述比较器输入开关为比较器中任一个比较器采样网络中的比较器信号输入开关； 所述MDAC采样电容为第一 MDAC输入端电容、第二 MDAC输入端电容或第三MDAC输入端电容中任意一个； 所述比较器采样电容为比较器中任一个比较器采样网络中的比较器采样电容； 所述比较器采样开关为比较器中任一个比较器采样开关； 所述MDAC采样总电容为第一 MDAC输入端电容、第二 MDAC输入端电容和第三MDAC输入端电容的总和。
10.根据权利要求2所述的高速采样前端电路，其特征在于:所述整个采样前端电路的增益为2n/k。
11.根据权利要求2所述的高速采样前端电路，其特征在于:所述MDAC采样网络中的第一 MDAC输入开关、第二 MDAC输入开关和第三MDAC输入开关为同型开关，所述比较器阵列中的每一个比较器中的比较器输入开关为同型开关。
12.根据权利要求2所述的高速采样前端电路，其特征在于:所述MDAC采样网络中的第一 MDAC输入开关、第二 MDAC输入开关、第三MDAC输入开关均为nMOS型boost开关，所述比较器阵列中的每一个比较器中的比较器输入开关均为nMOS型boost开关。
13.根据权利要求1至12任一项所述的高速采样前端电路，其特征在于:所述MDAC采样网络和比较器阵列中 每个比较器中的比较器采样网络均采用单端或差分形式连接。
全文摘要
本发明涉及一种高速采样前端电路，它包括MDAC采样网络、基准电压产生电路、比较器阵列、运算放大器、输出短接开关、占空比可调的时钟稳定电路、状态控制模块和反馈控制模块。该高速采样前端电路功耗低、采样率高和采样网络输入带宽高，MDAC采样网络和比较器阵列时间常数的精确匹配，大幅提高了采样网络的输入带宽。利用采样电容作为反馈电容和DAC运算电容，将运算放大器的反馈系数提高两倍以上，运放带宽要求降低50%，节省运算放大器功耗50%以上。采用占空比可调的时钟稳定电路，压缩采样时间，增加放大相时间，实现了采样频率的大幅度提升。仅需一个输入基准电压，降低了基准电压产生电路的设计复杂度。本发明可以广泛应用于流水线A/D转换器。
文档编号H03M1/12GK103178852SQ20131009030
公开日2013年6月26日 申请日期2013年3月20日 优先权日2013年3月20日
发明者李婷, 胡刚毅, 李儒章, 王妍, 刘璐, 张勇, 王旭, 王育新, 付东兵, 陈光炳 申请人:中国电子科技集团公司第二十四研究所