一种cmos施密特触发电路的制作方法
【专利摘要】本发明提供了一种CMOS施密特触发电路，包括第一反向电路、第二反向电路和反馈电路；第一反相电路和第二反相电路连接反馈电路；第一反向电路连接输入信号；反馈电路包括第七晶体管和第八晶体管，第七晶体管的栅极与第二反向电路连接的节点连接输出信号；第八晶体管的栅极连接一调节信号。本发明通过在施密特出发电路中引进反馈电路，并向该反馈电流提供一调节信号，通过该调节信号和反馈电流实现对迟滞现象的调节。
【专利说明】一种CMOS施密特触发电路
【技术领域】
[0001]本发明涉及CMOS集成电路领域，具体涉及一种CMOS施密特触发电路。
【背景技术】
[0002]对于标准施密特触发器，当输入信号高于正向阈值电压，输出为高电平；当输入信号低于负向阈值电压，输出为低电平；当输入在正负向阈值电压之间，输出信号不改变，也就是说输出由高电平翻转为低电平，或是由低电平翻转为高电平对应的阈值电压是不同的。只有当输入信号发生足够的变化时，输出才会变化，因此将这种元件命名为触发器。这种双阈值动作被称为迟滞现象(滞回特性)，表明施密特触发器有记忆性。所以，传统的理论认为，施密特触发器是一种双稳态多谐振荡器。
[0003]在现有技术中，传统的schmitt trigger (施密特触发器)电路是由带两个正反馈电阻的运算放大器来实现。或者是一个nMOS和三个pMOS，或者一个pMOS和三个nMOS，又或者三对CMOS结构。这些结构都有一个缺点就是其hysteresis (迟滞)是确定的。
[0004]图1为现有技术中一种schmitt trigger的电路图，如图所示:该电路包括有三对CMOS结构(Ml和M2、M3和M4、M5和M7)，第一晶体管Ml和第二晶体管M2的一端连接输入信号Vin，第一晶体管的源级连接电源电压VDD，第二晶体管的源级接地GND;第三晶体管M3的源级连接电源电压VDD，第四晶体管M4的源级接地端GND，第三晶体管M3和第四晶体管各自的漏极连接输出信号Vo ;第五晶体管M5的源级连接输出信号VDD，第七晶体管M7的源级接地端GND，第五晶体管M5和第七晶体管M7的一端连接输出信号Vo ;第三、第四晶体管的的一端连接第一、第二晶体管的漏极和第五、第七晶体管的漏极。
[0005]当输入信号Vin时，由于电流经过第一晶体管(或第二晶体管)后，由于不受其他电路的影响，其输出信号Vo的波形和第一、第二晶体管的漏极之间与第三、第四晶体管的栅极之间的波形相同，即输出信号和输入信号之间的波形相同，所以迟滞窗口是固定的。
[0006]图2为迟滞窗口的示意图,如图所示,横坐标表示输入电压Vin,纵坐标表示输出电压Vout，由于正反馈电路的作用，迟滞比较器具有两个阈值电压，即高阈值电压和低阈值电压，
[0007]设初始值Uo=+Uom, U+=U+h,设 Ui 上升，当 Ui > U+h, Uo 从 +Uom 变为-Uom,这时Uo=-Uom, U+=U+1 ;设11;[下降，当Ui< U+l, Uo从-Uom变为+Uom，其中，U+h为上门限电压，U+1为下门限电压，U+h-U+Ι为回差，构成一迟滞窗口。
[0008]中国专利(CN101227183B)公开了一种施密特触发电路，包括:A个PMOS晶体管，所述A个PMOS晶体管的漏极与源极串接于电源电压与输出端之间，所述A个PMOS晶体管栅极连接至输入端；B fNMOS晶体管，所述B个NMOS晶体管的漏极与源极串接于所述输出端与接地端之间，所述B个NMOS晶体管的栅极连接至所述输入端；C个PMOS反馈晶体管，每一所述PMOS反馈晶体管连接于PMOS晶体管漏极与PMOS晶体管源极连接的节点与接地端之间，每一所述PMOS反馈晶体管栅极连接至所述输出端；以及，D个NMOS反馈晶体管；其中，A大于2且A大于C或者B大于2且B大于D。[0009]但是该专利提供的施密特触发电路的hysteresis (迟滞)是确定的，无法根据实际使用情况来调整输出迟滞窗口的大小，进而局限性较大，在使用过程中具有一定的使用限制。
【发明内容】
[0010]本发明根据现有技术中施密特触发电路无法调整hysteresis的不足，提供了一种可调整hysteresis的施密特触发电路,通过改变电路的布局,并对其中一晶体管输入一控制信号，通过该控制信号来干扰输入信号进而来调整输出信号的波形。
[0011]本发明采用的技术方案为:
[0012]一种CMOS施密特触发电路，其中，所述电路第一反向电路、第二反向电路和反馈电路；
[0013]所述第一反相电路和第二反相电路连接所述反馈电路；所述第一反向电路连接输入信号(Vin)；
[0014]所述反馈电路包括第七晶体管和第八晶体管，所述第七晶体管的栅极与所述第二反向电路连接的节点连接输出信号(Vo);所述第八晶体管的栅极连接一调节信号(Vn)；
[0015]通过所述调节信号(Vn)来调整所述CMOS施密特触发电路以实现对迟滞窗的调整，使Vtl在Vtlmin和Vthinv之间变化；
[0016]所述Vtl为下临界阈值电压,则Vtlmax为最大下临界阈值电压,Vtlmin为最小下临界阈值电压。
[0017]上述的电路，其中，所述第一反向电路包括第一晶体管和第二晶体管，所述第二反向电路包括第三晶体管和第四晶体管；
[0018]所述第一晶体管和第二晶体管各自的栅极连接输入信号(Vin)；
[0019]所述第三晶体管、第四晶体管各自的漏极与所述第七晶体管的栅极连接的节点连接输出信号(Vo);所述第一晶体管、第二晶体管各自漏极与所述第三晶体管、第四晶体管各自栅极连接的节点连接所述第七晶体管的漏极；
[0020]所述第七晶体管的源级连接第八晶体管的漏极。
[0021]上述的电路，其中，第一晶体管和第三晶体管均为PM0S，所述第二晶体管、第四晶体管、第七晶体管和第八晶体管均为NM0S。
[0022]上述的电路，其中，在调节信号(Vn)大于第八晶体管阈值电压(Vtn)时，且输出信号Vo大于第七晶体管的阈值电压，则所述反馈电路开启；
[0023]在调节信号(Vn)大于第八晶体管阈值电压(Vtn)时,而输出信号Vo小于第七晶体管的阈值电压时，则所述反馈电路关闭；
[0024]当 Vn 等于 VDD 时,则
【权利要求】
1.一种CMOS施密特触发电路，其特征在于，所述电路第一反向电路、第二反向电路和反馈电路； 所述第一反相电路和第二反相电路连接所述反馈电路；所述第一反向电路连接输入信号(Vin)； 所述反馈电路包括第七晶体管和第八晶体管，所述第七晶体管的栅极与所述第二反向电路连接的节点连接输出信号(Vo);所述第八晶体管的栅极连接一调节信号(Vn)； 通过所述调节信号(Vn)来调整所述CMOS施密特触发电路以实现对迟滞窗的调整，使Vtl在Vtlmin和Vthinv之间变化； 所述Vtl为下临界阈值电压，则Vtlmax为最大下临界阈值电压，Vtlmin为最小下临界阈值电压。
2.根据权利要求1所述的电路，其特征在于，所述第一反向电路包括第一晶体管和第二晶体管，所述第二反向电路包括第三晶体管和第四晶体管； 所述第一晶体管和第二晶体管各自的栅极连接输入信号(Vin); 所述第三晶体管、第四晶体管各自的漏极与所述第七晶体管的栅极连接的节点连接输出信号(Vo);所述第一晶体管、第二晶体管各自漏极与所述第三晶体管、第四晶体管各自栅极连接的节点连接所述第七晶体管的漏极； 所述第七晶体管的源级连接第八晶体管的漏极。
3.根据权利要求2所述的电路，其特征在于，第一晶体管和第三晶体管均为PM0S，所述第二晶体管、第四晶体管、第七晶体管和第八晶体管均为NM0S。
4.根据权利要求2-3所述的电路，其特征在于，在调节信号(Vn)大于第八晶体管阈值电压(Vtn)时，且输出信号Vo大于第七晶体管的阈值电压，则所述反馈电路开启； 在调节信号(Vn)大于第八晶体管阈值电压(Vtn)时，而输出信号Vo小于第七晶体管的阈值电压时，则所述反馈电路关闭；
杏 Y Afezp VDD 时 UlilVtlmax — Vfhinv — Vtn + (VDD + Vlp)m.—I V Il 、j- J V L/l) M J，M V ?λΑΙΙΟτΛ.V LULiUL V '*"*"**?
I + m 当Vn等于Vtn时，Vtlmitt = Ythinv —趕」扭-，且
4
? rj1 - Fjl.Vln + (VDD+Vtp)m Vtb = Vthmv =----—?-;
14- m 其中，m = VKl/K2、a = 4MMli Vthinv为第二反向电路的阈值电压，VDD为电源电压，Vtn为第八晶体管的阈值电压，Vtp为任意一个PMOS管的阈值电压,Kl为第一晶体管的体因子常数,K2为第二晶体管的体因子常数，K7为第七晶体管的体因子常数。
5.根据权利要求3所述的电路，其特征在于，所述调节信号(Vn)最大等于电源电压(VDD)0
6.根据权利要求2所述的电路，其特征在于，所述第一晶体管、第三晶体管的漏极分别连接电源电压(VDD)，所述第二晶体管、第四晶体管及第八晶体管的源级分别接地端(GND)0
【文档编号】H03K3/3565GK103607184SQ201310505318
【公开日】2014年2月26日 申请日期:2013年10月23日 优先权日:2013年10月23日
【发明者】王文静, 王雅莉, 张瑞波 申请人:上海华力微电子有限公司