信号传输方法
【专利摘要】一种信号传输方法，包括：接收输入信号；检测输入信号的有效脉冲的脉宽；根据所述输入信号获得使能信号，所述使能信号中有效脉冲的起始时间由第一脉冲的起始时间确定，所述使能信号中有效脉冲的结束时间由第二脉冲的结束时间确定，所述第一脉冲为所述输入信号的第一个有效脉冲或所述第二脉冲之后的第一个有效脉冲，所述第二脉冲为所述输入信号中脉宽大于预定值的有效脉冲；依据预设规则识别在所述第一脉冲的起始时间至所述第二脉冲的起始时间内的输入信号，以获得数字逻辑信号。
【专利说明】信号传输方法
【技术领域】
[0001 ] 本发明涉及一种信号传输方法。
【背景技术】
[0002]在模拟电路中信号的传输都是基于连续的模拟波形，而目前已经大规模应用的数字电路系统中一切信号、一切控制操作都是二进制数，这些二进制码在数字系统电路的传输方式有两种:一是串行传输，二是并行传输。
[0003]串行传输方式:二进制数是一连串1、0构成的数据，在串行传输方式中是将这些二进制数中的各位1、0码按先后顺序逐个数传输，传输数码所需要的导线数目只用一条就可以了。
[0004]并行传输方式:并行传输是二进制数的各位同时传输，这样要求传输导线的数目与二进制数的位数相同，例如传输一个8位二进制数时要使用8条导线。在并行传输方式中，各位的数值用该位的电位的“高”或“低”来表示。高电平为“1”，用“H”表示，低电平为“0”，用“L”表示。
[0005]这两种方式都有各自的优点和缺点。对串行传输方式来说，优点是简单，所需要的导线数目很少，如果电路的控制逻辑越复杂，所需要的控制状态越多，如果采用并行传输方式，所需要的导线数目会非常庞大，而串行传输则避免了这种问题；但是缺点是需要同步的时钟，且更改状态需要重新开始，花费时间较多。对并行传输方式而言，优点是不需要同步时钟，缺点如上所述，在电路逻辑复杂的时候需要非常多的输入导线数目。因此目前的主流数字信号传输方式多为串行传输方式，如串行外设接口(Serial Peripheral Interface,SPI)、I2C 等。
[0006]目前较大规模的芯片产品都会采用一些标准串行传输方式如SP1、I2C等，用来方便电路工作状态的控制和配置，已经得到了大范围的应用。但是随着对芯片成本和体积越来越苛刻的要求，如手机中的应用，很多手机芯片的体积和占板面积越来越小，功能越来越强，控制也越来越简单，很多芯片由于占板面积就已经非常小，因此管脚数目也很少。在这种情况下，芯片还需要单独的使能信号引脚来接收使能信号，这使得数字串行传输方式需要额外的芯片焊盘数目和封装面积。
【发明内容】
[0007]本发明解决的问题是传统数字串行传输方式需要额外的芯片焊盘数目和封装面积。
[0008]为解决上述问题，本发明提供一种信号传输方法，包括:
[0009]接收输入信号；
[0010]检测输入信号的有效脉冲的脉宽；
[0011]根据所述输入信号获得使能信号，所述使能信号中有效脉冲的起始时间由第一脉冲的起始时间确定，所述使能信号中有效脉冲的结束时间由第二脉冲的结束时间确定，所述第一脉冲为所述输入信号的第一个有效脉冲或所述第二脉冲之后的第一个有效脉冲，所述第二脉冲为所述输入信号中脉宽大于预定值的有效脉冲；
[0012]依据预设规则识别在所述第一脉冲的起始时间至所述第二脉冲的起始时间内的
输入信号，以获得数字逻辑信号。
[0013]可选的，所述有效脉冲为高电平脉冲或低电平脉冲。
[0014]可选的，所述接收输入信号包括:通过一个端口接收所述输入信号。
[0015]可选的，所述接收输入信号包括:在电源信号变为有效信号之后接收所述输入信号。
[0016]可选的，所述预设规则为:将上升沿或下降沿的数量作为数字逻辑信号。
[0017]可选的，所述信号传输方法还包括:根据所述数字逻辑信号设置寄存器状态。
[0018]可选的，在所述第二脉冲结束后将所述寄存器的状态清零。
[0019]可选的，所述预设规则为:脉冲区间内低电平脉冲的脉宽大于高电平脉冲的脉宽则对应一位数字逻辑信号为逻辑0，否则对应一位数字逻辑信号为逻辑I。
[0020]与现有技术相比，本发明的技术方案可以通过一个端口接收输入信号，并依据输入信号同时获得数字逻辑信号和使能信号，节省了信号传输端口，减小了焊盘和封装面积。
【专利附图】
【附图说明】
[0021]图1是本发明实施例的信号传输方法的流程示意图；
[0022]图2是本发明实施例的信号传输方法的一波形示意图；
[0023]图3是本发明实施例的信号传输方法的另一波形示意图。
【具体实施方式】
[0024]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0025]如图1所示，本发明实施例提供一种信号传输方法，包括以下步骤:
[0026]步骤SI,接收输入信号；
[0027]步骤S2，检测输入信号的有效脉冲的脉宽；
[0028]步骤S3，根据所述输入信号获得使能信号，所述使能信号中有效脉冲的起始时间由第一脉冲的起始时间确定，所述使能信号中有效脉冲的结束时间由第二脉冲的结束时间确定，所述第一脉冲为所述输入信号的第一个有效脉冲或所述第二脉冲之后的第一个有效脉冲，所述第二脉冲为所述输入信号中脉宽大于脉宽预定值的有效脉冲；
[0029]步骤S4，依据预设规则识别在所述第一脉冲的起始时间至所述第二脉冲的起始时间内的输入信号，以获得数字逻辑信号。
[0030]在步骤SI中，可以通过一个端口接收输入信号，所述端口可以是芯片的使能信号输入引脚。步骤Si可以在电源信号变为有效信号之后执行。
[0031 ] 所述输入信号可以包括高电平脉冲和低电平脉冲，所述输入信号的有效脉冲可以为高电平脉冲或低电平脉冲。若输入信号的有效脉冲为高电平脉冲，则执行步骤S2时检测高电平脉冲的脉宽；若输入信号的有效脉冲为低电平脉冲，则执行步骤S2时检测低电平脉冲的脉宽。[0032]在本实施例中，每个有效脉冲的起始时间和结束时间可以分别对应该有效脉冲的上升沿的起始时间和下降沿的结束时间。具体的，输入信号中每个有效脉冲的起始时间和结束时间为该有效脉冲的上升沿的起始时间和下降沿的结束时间，使能信号中每个有效脉冲的起始时间为该有效脉冲的上升沿的起始时间和下降沿的结束时间。有效脉冲的脉宽可以与该有效脉冲的起始时间和结束时间相关。
[0033]在步骤S3中，使能信号的每个有效脉冲的起始时间由第一脉冲的起始时间确定，使能信号的每个有效脉冲的结束时间由第二脉冲的结束时间确定。脉宽预定值可以根据实际需要进行设定，此处不作限制。本实施例所述的第一个有效脉冲和第二脉冲之后的第一个有效脉冲均指时域上的先后排序。
[0034]步骤S4中的预设规则可以是数字信号的编码规则，对于相同的输入信号波形，不同的编码规则可以获得不同的数字逻辑信号。
[0035]所述预设规则可以为:将上升沿或下降沿的数量作为数字逻辑信号。所述上升沿或下降沿的数量为二进制数。
[0036]所述预设规则也可以为:脉冲区间内低电平脉冲的脉宽大于高电平脉冲的脉宽则对应一位数字逻辑信号为逻辑0，否则对应一位数字逻辑信号为逻辑I。脉冲区间内低电平脉冲的脉宽可以大于高电平脉冲的脉宽的两倍以上。
[0037]每个脉冲区间包括一个低电平脉冲和一个高电平脉冲，每个低电平脉冲仅对应一个脉冲区间，每个高电平脉冲仅对应一个脉冲区间。一个脉冲区间的低电平脉冲和高电平脉冲对应一位数字逻辑信号。对应该预设规则，本实施例所述的信号传输方法还可以包括:检测输入信号的非有效脉冲的脉宽。所述非有效脉冲与有效脉冲共同组成了所述输入信号。当有效脉冲为高电平脉冲时，非有效脉冲为低电平脉冲；当有效脉冲为低电平脉冲时，非有效脉冲为高电平脉冲。
[0038]下面以有效脉冲为高电平脉冲为例对本实施例涉及的各个步骤作进一步说明。
[0039]如图2所示，高电平的电源信号为有效信号。输入信号包括高电平脉冲和低电平脉冲，输入信号的有效脉冲包括:tl时刻到t2时刻的高电平脉冲、t3时刻到t4时刻的高电平脉冲、t5时刻到t6时刻的高电平脉冲、t7时刻到t8时刻的高电平脉冲、t9时刻到tlO时刻的高电平脉和til时刻到tl2时刻的高电平脉冲。
[0040]执行步骤SI，通过芯片的使能信号输入端接收输入信号。
[0041]电源信号由低电平变为高电平后，执行步骤S2，检测输入信号的各个有效脉冲的脉宽:tl时刻到t2时刻的高电平脉冲的脉宽为wl，t3时刻到t4时刻的高电平脉冲的脉宽为w2，t5时刻到t6时刻的高电平脉冲的脉宽为w3，t7时刻到t8时刻的高电平脉冲的脉宽为w4，t9时刻到tlO时刻的高电平脉的脉宽为w5，til时刻到tl2时刻的高电平脉冲的脉宽为w6。
[0042]tl时刻到t2时刻的高电平脉冲为输入信号的第一个有效脉冲，则tl时刻到t2时刻的高电平脉冲为第一脉冲，该第一脉冲的起始时间为tl时刻。
[0043]假设t9时刻到tlO时刻的高电平脉冲的脉宽w5大于脉宽预定值，则t9时刻到tlO时刻的高电平脉冲为第二脉冲，该第二脉冲的结束时间为tlO时刻。
[0044]执行步骤S3，由第一脉冲的起始时间为tl时刻和第二脉冲的结束时间为tlO时刻可以获得使能信号的有效脉冲的起始时间为tl时刻，结束时间为tlO时刻。由于高电平脉冲为有效脉冲，所以，使能信号的第一个有效脉冲为tl时刻到tlO时刻的高电平脉冲，脉宽w7由tl时刻到tlO时刻决定。
[0045]执行步骤S4，依据预设规则识别在第一脉冲的起始时间为tl时刻至第二脉冲的起始时间为t9时刻内的输入信号，以获得数字逻辑信号。
[0046]假设预设规则为将上升沿或下降沿的数量作为数字逻辑信号。具体的，在tl时刻至第二脉冲的起始时间为t9时刻内的输入信号的上升沿包括:tl时刻的上升沿、t3时刻的上升沿、t5时刻的上升沿、t7时刻的上升沿和t9时刻的上升沿。寄存器的状态可以根据输入信号的上升沿进行相应变化，每输入一个上升沿，则寄存器的状态加一。例如，tl时刻的上升沿结束后，寄存器的状态为001 ；t3时刻的上升沿沿结束后，寄存器的状态为010 ；t5时刻的上升沿沿结束后，寄存器的状态为Oil ；t7时刻的上升沿沿结束后，寄存器的状态为100 ；t9时刻的上升沿沿结束后，寄存器的状态为101。所以，依据上述规则识别在第一脉冲的起始时间为tl时刻至第二脉冲的起始时间为t9时刻内的输入信号获得的数字逻辑信号为 101。
[0047]t9时刻到tlO时刻的高电平脉冲结束后，使能信号的第一个高电平脉冲结束，寄存器的状态可以清零，即变为000。
[0048]由上述说明可以看出，在tl时刻到t9时刻内输入信号可以依据预设规则产生一个数字逻辑信号，在tl时刻到tlO时刻内输入信号可以产生一个有效的使能信号,所以,一个输入信号既可以传输数字逻辑信号，又可以传输使能信号，从而节省了输入信号的传输端口。芯片依据本实施例通过原使能信号输入端接收输入信号，获得的数字逻辑信号和使能信号可以供芯片内部的任一电路使用。
[0049]在上述举例中，t9时刻到tlO时刻的高电平脉冲之后的第一个有效脉冲为til时刻到tl2时刻的高电平脉冲，则til时刻到tl2时刻的高电平脉冲也为第一脉冲，则使能信号的第二个有效脉冲的起始时间为til时刻，并且，寄存器状态也变为001。使能信号的第二个有效脉冲的结束时间由tl2时刻之后、脉宽大于脉宽预定值的有效脉冲的结束时间决定。每个第二脉冲对应一个使能信号的有效脉冲。
[0050]下面以有效脉冲为低电平脉冲为例对本实施例涉及的各个步骤作进一步说明。
[0051]如图3所示，高电平的电源信号为有效信号。输入信号包括高电平脉冲和低电平脉冲，输入信号的有效脉冲包括:tl时刻到t2时刻的低电平脉冲、t3时刻到t4时刻的低电平脉冲和t5时刻到t6时刻的低电平脉冲；输入信号的非有效脉冲包括:t2时刻到t3时刻的高电平脉冲和t4时刻到t5时刻的高电平脉冲。
[0052]执行步骤SI，通过芯片的使能信号输入端接收输入信号。
[0053]电源信号由低电平变为高电平后，执行步骤S2，检测输入信号的各个有效脉冲的脉宽:tl时刻到t2时刻的低电平脉冲的脉宽为wl，t3时刻到t4时刻的低电平脉冲的脉宽为w3，t5时刻到t6时刻的低电平脉冲的脉宽为w5。本举例中，还包括检测输入信号的非有效脉冲的脉宽:t2时刻到t3时刻的高电平脉冲的脉宽为w2，t4时刻到t5时刻的高电平脉冲的脉宽为w4。
[0054]tl时刻到t2时刻的低电平脉冲为输入信号的第一个有效脉冲，则tl时刻到t2时刻的高电平脉冲为第一脉冲，该第一脉冲的起始时间为tl时刻。
[0055]假设t5时刻到t6时刻的低电平脉冲的脉宽w5大于脉宽预定值，则t5时刻到t6时刻的低电平脉冲为第二脉冲，该第二脉冲的结束时间为t6时刻。
[0056]执行步骤S3，由第一脉冲的起始时间为tl时刻和第二脉冲的结束时间为t6时刻可以获得使能信号的有效脉冲的起始时间为tl时刻，结束时间为t6时刻。由于低电平脉冲为有效脉冲，所以，使能信号的第一个有效脉冲为tl时刻到t6时刻的低电平脉冲。
[0057]执行步骤S4，依据预设规则识别在第一脉冲的起始时间为tl时刻至第二脉冲的起始时间为t5时刻内的输入信号，以获得数字逻辑信号。
[0058]假设预设规则为脉冲区间内低电平脉冲的脉宽大于高电平脉冲的脉宽则对应一位数字逻辑信号为逻辑0，否则对应一位数字逻辑信号为逻辑I。
[0059]tl时刻至t5时刻包括第一脉冲区间Tl和第二个脉冲区间T2。第一个脉冲区间Tl的输入信号包括:tl时刻到t2时刻的低电平脉冲与t2时刻到t3时刻的高电平脉冲，第二个脉冲区间T2的输入信号包括:t3时刻到t4时刻的低电平脉冲与t4时刻到t5时刻的高电平脉冲。
[0060]在第一脉冲区间Tl内，tl时刻到t2时刻的低电平脉冲的脉宽大于t3时刻的高电平脉冲的脉宽，则数字逻辑信号的第一位为逻辑O。在第二脉冲区间T2内，t3时刻到t4时刻的低电平脉冲的脉宽小于t4时刻到t5时刻的高电平脉冲的脉宽，则数字逻辑信号的第二位为逻辑I。所以，依据该预设规则识别在第一脉冲的起始时间为tl时刻至第二脉冲的起始时间为t5时刻内的输入信号获得的数字逻辑信号为01。
[0061]依据上述举例获得的使能信号中，有效脉冲为低电平脉冲，则低电平脉冲期间使能信号有效。
[0062]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种信号传输方法,其特征在于,包括: 接收输入信号； 检测输入信号的有效脉冲的脉宽； 根据所述输入信号获得使能信号，所述使能信号中有效脉冲的起始时间由第一脉冲的起始时间确定，所述使能信号中有效脉冲的结束时间由第二脉冲的结束时间确定，所述第一脉冲为所述输入信号的第一个有效脉冲或所述第二脉冲之后的第一个有效脉冲，所述第二脉冲为所述输入信号中脉宽大于预定值的有效脉冲； 依据预设规则识别在所述第一脉冲的起始时间至所述第二脉冲的起始时间内的输入信号，以获得数字逻辑信号。
2.如权利要求1所述的信号传输方法，其特征在于，所述有效脉冲为高电平脉冲或低电平脉冲。
3.如权利要求1所述的信号传输方法，其特征在于，所述接收输入信号包括:通过一个端口接收所述输入信号。
4.如权利要求1所述的信号传输方法，其特征在于，所述接收输入信号包括:在电源信号变为有效信号之后接收所述输入信号。
5.如权利要求1所述的信号传输方法，其特征在于，所述预设规则为:将上升沿或下降沿的数量作为数字逻辑信号。
6.如权利要求5所述的信号传输方法，其特征在于，还包括:根据所述数字逻辑信号设置寄存器状态。
7.如权利要求6所述的信号传输方法，其特征在于，在所述第二脉冲结束后将所述寄存器的状态清零。
8.如权利要求1所述的信号传输方法，其特征在于，所述预设规则为:脉冲区间内低电平脉冲的脉宽大于高电平脉冲的脉宽则对应一位数字逻辑信号为逻辑O，否则对应一位数字逻辑信号为逻辑I。
【文档编号】H03K19/0175GK103684409SQ201310727943
【公开日】2014年3月26日 申请日期:2013年12月25日 优先权日:2013年12月25日
【发明者】王晗, 周竹瑾 申请人:上海艾为电子技术有限公司