数字相位检测器的制造方法

数字相位检测器的制造方法
【专利摘要】本发明涉及数字相位检测器。在根据一个示例，公开一种用于相位锁定环路的数字相位检测器。数字相位检测器经配置以在低频环境中运行并过滤信号中的噪音和瞬变。在一些实施例中，数字相位检测器经配置以相对于FBCLK信号测量直到两个REFCLK边沿，以及如果边沿发生在FBCLK的前半段，则分类所述边沿为滞后；以及如果边沿发生在FBCLK的后半段，则分类所述边沿为超前。如果两个边沿都超前或两个都滞后，则两个中较小者用作相位。如果一个超前以及一个滞后，差值用作相位。
【专利说明】数字相位检测器
[0001]优先权数据
[0002]本申请在35U.S.C.§ 119(e)下请求于2013年7月17日提交的标题为“数字相位检测器”、序列号为61/843896的美国临时申请的权益，其公开内容被认为是本申请的公开内容的一部分并在此通过引用合并在此。

【技术领域】
[0003]本发明涉及数字定时的领域，以及更具体地说，涉及数字相位检测器。

【背景技术】
[0004]相位检测器可用于定时和同步电路中，以及更具体地用于锁相环路中。相位检测器可以接收诸如正弦波的两个可变信号作为输入，并随后计算它们之间的相位差。

【专利附图】

【附图说明】
[0005]本发明最好是从结合附图阅读时的如下详细描述进行理解。需要强调的是，按照行业的标准做法，各个特征不是按比例绘制并仅用于说明目的。事实上，为了清晰的讨论，各个特征的尺寸可任意放大或缩小。
[0006]图1是根据本说明书的一个或多个示例实施例的锁相环路的框图。
[0007]图2是公开根据本说明书的一个或多个示例实施例的相位锁定的时序图。
[0008]图3是根据本说明书的一个或多个示例实施例的相位锁定环路的框图。
[0009]图4是根据本说明书的一个或多个示例实施例的相位检测器的框图。
[0010]图5是示出根据本说明书的一个或多个示例实施例的包括两线通信协议引擎的系统的简化框图。
[0011]图6是根据本说明书的一个或多个示例实施例，示出根据系统的实施例的示例节点的简化框图。

【发明内容】

[0012]在示例中，公开一种具有最小锁定损失的相位锁定环路的方法，包括相对于FBCLK信号的周期寻找REFCLK信号的边沿，其中REFCLK信号的边沿是参考时钟信号输入，以及FBCLK信号是反馈时钟信号；如果REFCLK信号边沿被发现，如果REFCLK边沿发生在FBCLK信号的周期的前半段，则分类所述FBCLK信号为滞后；以及如果REFCLK信号边沿发生在FBCLK信号的周期的后半段，则分类所述FBCLK信号为超前。
[0013]在另一个示例中，公开了一种用于相位锁回路的相位检测器，相位检测器可操作以相位锁定具有最小锁定损失的环路，相位检测器包括电路，经配置以相对于FBCLK信号的周期寻找REFCLK信号的边沿，其中REFCLK信号的边沿是参考时钟信号输入，以及FBCLK信号是反馈时钟信号；如果REFCLK信号边沿被发现，如果REFCLK边沿发生在FBCLK信号的周期的前半段，则分类所述FBCLK信号为滞后；以及如果REFCLK信号边沿发生在FBCLK信号的周期的后半段，则分类所述FBCLK信号为超前。
[0014]在又一示例中，公开了一种相位锁定环路，包括:相位检测器，被配置以接收REFCLK信号输入和FBCLK信号输入，并提供PHASE信号作为输出；相位调节器，经配置以从所述相位检测器接收PHASE信号，并输出C0NDIT10NED_PHASE信号；数字环路滤波器，经配置以从所述相位调节器接收C0NDIT10NED_PHASE信号，滤出C0NDIT10NED_PHASE信号的高频成分，并提供经滤波的C0NDIT10NED_PHASE信号作为输出；数字控制振荡器，经配置以接收经滤波的C0NDIT10NED_PHASE信号并提供具有正确的相位和频率的最终输出CLK信号；以及分频器，经配置以接收CLK信号，并向反馈配置中的相位检测器提供FBCLK信号，作为REFCLK信号的合理乘法器，并输出对应于相位计数的计数信号；其中，所述相位检测器进一步被配置为相对于FBCLK信号的周期寻找REFCLK信号的边沿，其中REFCLK信号的边沿是参考时钟信号输入，以及FBCLK信号是反馈时钟信号；如果REFCLK信号边沿被发现，如果REFCLK边沿发生在FBCLK信号的周期的前半段，则分类所述FBCLK信号为滞后；以及如果REFCLK信号边沿发生在FBCLK信号的周期的后半段，则分类所述FBCLK信号为超前。
[0015]示例实施例的详细描述
[0016]本发明的数字相位检测器可用于信息和音频数据的电路中，该信息和音频数据可使用双绞线双向传输以互相连接节点序列。多个从节点可以由相同的双绞线来供电。在一些实施例中，导线是未屏蔽的，因此，重要的是该系统在噪声环境中工作良好，并尽量减少EM排放。
[0017]’型号4’的相位/频率检测器的一个实施例接收丢失和虚假的参考时钟作为有效刺激并使得PLL添加或删除参考时钟周期。这使得PLL失去多个参考时钟周期的锁定，这可导致从节点和所有下游从属节点推出系统。
[0018]此外，某些Hogge相位检测器(通常用于数据恢复PLL中)可以容忍丢失的参考时钟。然而，在低时钟频率(44-48千赫)，这可能是不现实的。当在相位锁定中时，Hogge检测器提供半周期泵出脉冲，随后的半周期抽空脉冲。PLL的该稳定输入可以引起环路的输出时钟上的过度抖动。
[0019]在本说明书的公开的示例中，数字相位检测器被公开用于锁相环路中。数字相位检测器经配置以在低频率环境中工作并过滤信号中的噪声和瞬变，并同时包容降相脉冲。在一些实施例中，数字相位检测器经配置以相对于FBCLK信号测量直到2个的REFCLK边沿，并且如果边沿发生在所述REFCLK的前半段时，边沿被分类为滞后，以及如果边沿发生在所述REFCLK的后半段时，分类边沿为超前。如果两个边沿都超前或两者都滞后，两者中较小的值作为相位。如果一个超前以及一个滞后，其差值用作相位。
[0020]图1是示例锁相回路(PLL)的框图100。PLLlOO接收作为输入的基准时钟REFCLK180和反馈时钟FBCLK170。PLL100包括相位检测器110、环路滤波器120、振荡器130和分频器锁定回路(PLL) 100。PLL100接收作为输入的参考时钟REFCLK180和反馈时钟FBCLK170ο PLL100包括相位检测器110、环路滤波器120、振荡器130和分频器140。输出时钟信号CLK0UT190是输出。
[0021]相位检测器110经提供以比较FBCLK170与REFCLK180并检测相位和频率的差别。环路滤波器120从相位检测器110接收输出信号以及过滤掉不想要的噪声。在一些实施例中，环路滤波器120可以是低通滤波器。振荡器130基于从环路滤波器120接收的滤波信号而驱动输出时钟信号190。输出信号190可以被反馈给分频器140，其可用来确保FBCLK170是REFCLK180的合理倍数。图1中所公开的体系结构的PLL的某些方面在现有技术中是已知的。
[0022]根据本发明的一个方面，PLL100表征FBCLK170为相对于REFCLK180超前、滞后、超前/滞后或滞后/超前。图2是和多个不同的REFCLK信号220、230、240、250、260比较的FBCLK信号的时序图。时序由一系列的相位计数210表不,其为便于参考已被分成组O、I和2。
[0023]FBCLK170包括两个时钟脉冲170-1、170-2。每个都有上升沿和下降沿。在本示例性实施例中，只有上升沿是关注的。当FBCLK170正确锁定到REFCLK180时，FBCLK170的每个上升沿匹配REFCLK180的每个脉冲的上升沿。在这个示例中，不进行努力以匹配下降沿，因为本示例的数字相位检测器只关注匹配相位，而不是脉冲宽度。在这个示例中，REFCLK脉冲具有合相位计数210的相同长度。
[0024]REFCLK220 是锁定 REFCLK 的示例。REFCLK220 有两个脉冲，220-1 和 220-2。脉冲170-1的上升沿实质上匹配脉冲220-1的上升沿，两者都发生在脉冲1-0的开始。脉冲220-2发生在相位计数1-7的开始，而脉冲220-2发生在相位计数2-0的开始。在这种情况下，当在相位计数1-7的开始采样时，脉冲匹配，并当脉冲在相位计数2-0的开始采样时，它们再次匹配。因此，脉冲被认为是正确锁定，并将保持，除非及直至脉冲170-2漂移的足够远，在脉冲计数210的开始从脉冲220-2不同地采样。
[0025]REFCLK230 是超前 REFCLK 的一个示例。REFCLK230 具有两个脉冲 230-1 和 230-2。脉冲230-1在相位计数0-7的开始采样为高，而脉冲170-1采样为低。在相位计数1_0的开始，脉170-1现在已经变高(再次，脉冲230-1的下降沿不受关注)。类似地，在相位计数1-7，脉冲230-2为高以及而脉冲170-2为低，以及在相位计数2_0，脉冲170-2已经为高。在这种情况下，FBLCLK170被说成是超前REFCLK230，因为从图形上看，FBCLK170是在REFCLK230的“前面”。负相位角度可以应用以将FBCLK170转换成REFCLK230的相位。
[0026]REFCLK240 是滞后 REFCLK 的一个示例。REFCLK240 具有两个脉冲 240-1 和 240-2。脉冲170-1在相位计数1-0采样为高，而脉冲240-1仍然为低。在相位计数1-1，脉240-1现在采样为高。同样，在相位计数2-0，脉冲170-2采样为高，而脉冲240-2采样为低。在相位计数2-1，脉冲240-2现在采样为高。在这种情况下，FBCLK170的两个脉冲滞后于REFCLK240的两个脉冲，正相位角度可以应用以将FBCLK170转换成REFCLK240的相位。
[0027]REFCLK250是超前/滞后REFCLK的一个示例。REFCLK250有两个脉冲250-1和250-2。脉冲250-1在相位计数0-7采样为高，而脉冲170-1采样为低。在相位计数1_0，脉170-1已经变高。在这种情况下，脉冲170-1是超前脉冲250-1。然而，在相位计数2-0，脉冲170-2是高，而脉冲250-2低。在这种情况下，脉冲170-2滞后脉冲250-2。因此，FBCLK170是相对于REFCLK250的超前/滞后配置。为了纠正超前/滞后配置，相位检测器310可以接受较小者(脉冲250-1)并拒绝较大者(脉冲250-2)。
[0028]REFCLK260是滞后/超前REFCLK的一个示例。REFCLK260有两个脉冲260-1和260-2。在相位计数1-0，脉冲170-1为高，而脉冲260-1为低。在相计数1_1，脉冲260-1已经变高。因此，在这种情况下，脉冲170-1滞后脉冲260-1。然而，在相位计数1-7，脉260-2为高，而脉冲170-2为低。在计数2-1，脉冲170-2已经变高。在这种情况下，脉冲170-2是超前脉冲260-2。因此，FBCLK170是相对于REFCLK260的滞后/超前配置。在这种情况下，两个相位的差被应用。当在FBCLK周期中没有检测有效的边沿时，会发生类似的情况。在这种情况下，没有相位被进行测量。
[0029]根据本发明一个实施例，PLL使用“型号4”的相位/频率检测器执行初始相位和频率锁定，然后转换到图1和图2所描述的相位检测器，在一个实施例中，相位检测器使用‘时间到数字转换器’以测量直达2个REFCLK边沿相对于FBCLK的相位。如果边沿发生在REFCLK周期的前半段，该边沿被分类为滞后REFCLK。如果边沿发生在REFCLK周期的后半段，它被分类为超前REFCLK。如果两个边沿被分类为超前或滞后，具有最大相位的边沿被拒绝，以及较小的相位被施加到回路。如果同时存在领先和滞后边沿，相位信息的差值被提供到环路。失踪边沿不向环路提供激励。
[0030]图3是根据本发明的示例改进的PLL300的框图。像PLL100，PLL300接收REFCLK180和FBCLK170作为输入，并产生CLK390作为输出。PLL300包括相位检测器310、相位调节器350、数字环路滤波器320、数字控制振荡器(DC0)330以及分频器340。
[0031]相位检测器310被配置为直接根据相位计数测量相位差，如图3所示。相位检测器310可输出相位差信号，为简单起见称为相位312。相位调节器350被配置为接收相位312，并且响应于相位312，可以对CLK390进行调整。相位调节器350着眼于相位，并基于统计进行决策。例如:
[0032]a.如果 PHASE>MAG，则 PHASE = O (拒绝)。
[0033]b.如果PHASE在最后N个周期非常不同于平均PHASE，拒绝。.
[0034]c.如果平均PHASE〉阈值，增加带宽以改进跟踪。
[0035]相位调节器350输出调节的相位352。
[0036]数字环路滤波器320接收phasel352，并作为低通滤波器。DC0330接收经滤波的信号，并经配置以提供振荡器，该振荡器提供具有正确的相位和频率的CLK390。CLK390还反馈到分频器340，其可以被配置为提供FBCLK170作为REFCLK180的合理倍数。分频器340还输出计数342，其对应于图2的相位计数210，并且被用作计算相位的基础。
[0037]图4是可被包括在相位检测器310内的特定功能的逻辑电平图。在示例实施例中，相位检测器310包括:第一逻辑网络410和第二逻辑网络420。第一逻辑网络410接收CLK390、FBCLK170, REFCLK180和有效位402作为输入。只有当VALID402是O时，第一网络410被锁定。如果REFCLK180存在，FBCLK设置寄存器440 (相位)为O并设置寄存器450 (有效)。REFCLK180使登记440捕获当前阶段计数。REFCLK180不应该在和FBCLK的相同CLK上改变。它还设置寄存器450。逻辑电路410的输出是phasel404。
[0038]第二逻辑电路420类似于第一逻辑电路410，不同之处在于仅当VALID402是I时该网络才锁定。计数210通过多路复用器430提供给寄存器470。复用器430可交替初始化寄存器470为零。逻辑电路420的输出是phase2406。
[0039]整数值phasel404与M/2进行比较，该M/2代表FBCLK周期的1/2的相位。前半段的边沿被分类为滞后，而后半段的边沿被分类为超前。在图2的示例中，M = 8。比较的结果是布尔标志phasel_lead412，指示FBCLK170是否是在phasel中的超前REFCLK180。类似地，整数值phase2406与M/2进行比较，其结果是布尔标志phase2_lead，指示FBCLK170是否是在phase2中的超前REFCLK180。
[0040]表格460提供了用于响应布尔标志412、414的结果的示例逻辑配置。如果两者都是O,则phasel404和phase2406滞后，以及(在这种情况中的phase2)较大的相位值被拒绝。相位检测器310然后提供-phasel作为phase312的值，其相位调节器350可然后用于调整 CLK390。
[0041]如果phase2_lead是假以及phasel_lead是真,贝U这两个都是超前的，以及phase2是较大的相位。在这种情况下，phase2被拒绝，以及相位312被提供为M-phasel。如果phase2_lead是真以及phasel_lead是假，则FBCLK170是关于REFCLK180的滞后/超前配置，以及相位312被提供为M_phase2 - phasel。如果phase2_lead是真以及phasel_lead是真，贝1J这两个都是超前的以及phasel是较大的相位。在这种情况下，phasel被拒绝，以及相位312被提供为M-phase2。在示例中，M = 2048。
[0042]虽然在此表中未示出，但还可以设想在给定的FBCLK周期期间没有相位。这可能发生，因为例如REFCLK丢失或因为超前REFCLK跟着滞后REFCLK。在这种情况下，没有相位被进行测量。
[0043]根据本公开的示例系统级实施例，系统被定义，包括主节点以及一个或多个从节点。由于总线提供在两个方向上的传输，该协议被分成其中控制帧和下行数据从主节点传输的下行时间以及其中响应帧和上行数据传输到主节点的上行时间。每个从节点使用接收到的控制帧的第一部分作为供给PLL的时基。由于这个原因，重要的是控制帧开始于不能由任何数据模式被复制的同步模式。嘈杂的环境中可导致从帧中丢失定时信息。
[0044]在本发明的其它实施例中，窗口 REFCLK用来提供对虚假边沿的额外保护。具有大于+/-WINDOW的相位差的REFCLK边沿在输入相位检测器之前被锁定并且不提供任何信息到环路。另外，该相位检测器的输出相位312可以被过滤，拒绝大于+/-给定阈值的相位检测器的相位输出。
[0045]在又一实施例中，如果不可接受数目的FBCLK周期在没有REFCLK的情况下发生或者如果所测量的相位大于系统将容忍的，PLL300自身复位和尝试重新锁定。例如，在一个实施例中，如果8个以上的FBCLKS在没有接收REFCLK的情况下发生时，PLL300复位并重新锁定本身。
[0046]图5和6示出了根据本说明书的一个或多个示例实施方式的PLL的示例实施例。图5是示出根据本说明书的一个或多个实施例的包括两线通信协议引擎的系统510的简化框图。系统510包括多个节点512-1-512-N。512-1表示主节点，其使用两线通信协议(例如，A2B协议)在双绞线总线514上与三个从节点512-2-512-N进行通信。每个从节点512-2-512-N可以读和/或写数据从/到一个或多个传感器或其它外围设备16。外围设备的示例包括麦克风(话筒)、麦克风阵列、数字到模拟转换器(DAC)等。主机控制器518可经过多通道I2S和内部集成电路(I2C)通信协议与主节点512-1进行通信并控制它。A2B协议引擎的实施例可允许控制信息和音频数据使用双绞线总线14双向传输以连接一个节点到下一个。节点512-2-512-N也可以通过双绞线14供电。
[0047]如本文所用，术语“节点”指任何集成电路、设备或能够通过电路中适当的通信信道发送和接收数据(例如，电信号)的其它这样的对象。“主节点”包括时钟信号(例如，它可以从I2S输入导出)、下行数据，网络控制和功率的始发者；主节点由主控制器518 (例如微处理器)编程，并接收/发送有效载荷向/从主机控制器518。“从节点”包括可以表示为下行数据帧(例如，具有内容的可能多个同步数据时隙的特定节点的单个负荷块)的可能目标和上行数据帧的来源的可寻址网络连接点。同步数据指连续流数据(例如，音频信号)，其中固定的时间间隔(例如，48千赫)和固定的相位间隔两个对应的转换。
[0048]在各种实施例中，每个节点512-1-512-N可包括例如在集成电路的一部分中实施的A2B协议引擎。在各种实施例中，A2B协议引擎管理在线性、双向，多节点总线系统中的控制和数据传输。根据各种实施例，包括A2B协议引擎的集成电路可以例如通过最小化电磁辐射在嘈杂的环境中很好地工作。每个协议引擎可包括状态机，它允许根据在两线通信协议中使用的数据编码和应用于遍历双绞线总线514的部分数据的数据加扰而同步更新整个系统510的变成数据、分布中断系统、同步模式。另一个特点包括在跨双绞线总线514传输之前简化的浮点压缩以压缩数据。
[0049]在一般的意义上，A2B协议可以连接节点512-1-512-N之间的多通道I2S同步、脉冲编码调制(PCM)数据。A2B协议还可以延长I2S的同步、时分复用(TDM)的性质到连接多个节点512-1-512-N的系统510，其中每个节点512-1-512-N可以消耗数据、提供数据，或两者。
[0050]根据多种实施方式，主节点512-1可以通过集成的I2C端口进行配置(例如，编程、设计等)。主节点512-1可产生下游A2B交易(例如，数据信号、电源信号等)并接收上游A2B交易。通过双绞线514接收的数据可通过两个I2S发射器被写入到A2B帧缓冲器并传输出主节点512-1。通过A2B传输的数据可从A2B帧缓冲器读取，它可以由两个I2S接收器填充。
[0051 ] 在一些实施例中，主节点512-1包括状态机以管理A2B协议，包括发现(例如，从节点512-2-512-N)、广播写入(例如，系统范围的信息、配置变更等)、CRC生成同步控制帧、循环冗余校验(CRC)错误检测和处理同步响应帧、CRC错误检测和处理中断的帧、用于下行数据的奇偶校验产生，以及上行数据的奇偶校验和错误处理(以及其他特征)。
[0052]每个从节点512-2-512-N可通过上游A2B端口进行配置。每个从节点512-2-512-N可接收下行A2B交易并可选地重传进一步下行的交易。每个从节点512-2-512-N可接收或产生上游A2B交易、选择性重传数据上行并可选地添加数据到上行交易。通过A2B接收的数据可以被写入到A2B帧缓冲器并通过两个I2S发射器发射出去。通过A2B要发送的数据可从A2B帧缓冲器读取，它可以由两个I2S接收器和/或通过PDM接口进行填充。每个从节点512-2-512-N可以包括相应的状态机以管理A2B协议，类似于主节点512-2上的状态机。每个从节点512-2-512-N的I2C接口可用来作为主节点以控制附连的节点。命令可以经过双绞线总线514从主控制器518发送，并通过I2C接口传递到从节点。该A2B协议可以包括单主机、多从机系统，其中主节点512-1由主控制器518进行控制。主机控制器518可以所有A2B节点512-1-512-N可同步的固定频率(例如48千赫)在I2S TDM接口上产生周期性同步信号。
[0053]在操作期间，当系统510在各个节点512-2-512-N之间通信数据时，每个节点可被配置成处理双绞线总线514上的数据。沿着A2B双绞线总线514的通信发生在周期性的超帧。每个超帧被分成下行传输(也称为下游部分)、上行传输(也称为上游部分)以及没有传输(其中总线没有被驱动)的周期。例如，主节点512-1可与一些下游部分编程以发送到从节点512-2-512-N，以及与一些上游部分编程以从所述从节点512-2-512-N接收。从节点512-2-512-N可与一些下游部分编程以沿着A2B双绞线总线514重发、一些下游部分编程以消耗，一些上游部分编程以沿着A2B双绞线总线514向上重发，和一些上游部分编程以发送从相应的外部设备516接收的数据。
[0054]应当指出的是，虽然为简单起见仅四个节点512-1-512-N在本文中示出，任何数目的节点可以在系统510的实施例的广泛范围内以类似的方式相互连接。而且，每个从节点512-2-512-N可以与实施例的广泛范围内的任何数量的外围设备进行通信。
[0055]图6是示出根据本说明书的一个或多个示例实施例的示例节点512的简化框图。节点512可包括两个低电压差分信号(LVDS)收发器(XCVR)，即LVDS XCVR626和LVDSXCVR628,每个LVDS收发器626和628具有正垫(P)和负垫(N)。一个节点上的一个收发器的正垫(例如，AP)连接到在另一个节点上的另一个收发器的另一个正垫(例如，BP)。同样，一个节点上一个收发器的负垫(例如，AN)连接到另一个节点上另一个收发器的另一个负垫(例如，BN)。A2B数字逻辑模块630可与锁相回路(PLL)632、低压差稳压器(LD0)634和主电源开关636(以及其他组件)进行通信(例如，通过电子信号)。各种数字垫(例如，标签)638可携带信号进出节点512。
[0056]以上概述多个实施例的特征，因此本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该认识到，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，用于实现相同目的和/或实现本文介绍的各实施例的相同优点。本领域的技术人员应当还认识到，此类等效构造不脱离本公开的精神和范围，并且它们可以进行各种改变、替换和变更，而不脱离本发明的精神和范围。
[0057]本发明的特定实施例可以很容易地包括片上系统(SOC)的中央处理单元(CPU)封装。SOC代表集成集成电路(IC)，它将计算机或其它电子系统的组件集成到单一的芯片。它可以包含数字、模拟、混合信号和射频功能:所有这一切可以提供在单个芯片衬底上。其他实施例可以包括多芯片模块(MCM)，具有位于单个电子封装内的多个芯片并经配置以通过电子封装紧密地相互交互。在各种其它实施例中，数字信号处理功能可以实施在特定应用集成电路(ASIC)、现场可编程门阵列的硅芯(FPGA)及其它半导体芯片中的一个或多个硅心中。
[0058]在示例实施方式中，本文所概述的处理活动的至少一些部分也可以在软件中实现。在一些实施例中，这些功能中的一个或多个可以在所披露的附图的元件外部提供的硬件中实现，或以任何适当的方式并入以实现所希望的功能。各种元件可以包括可协调以实现本文概述的操作的软件(或往复软件)。在其它实施例中，这些元件可以包括任何合适的算法、硬件、软件、组件、模块、接口或促进其操作的对象。
[0059]此外，和所述微处理器关联的一些元件可以被移除或以其它方式整合。在一般意义上，在附图中描述的配置可以在其呈现中更加逻辑，而物理体系结构可以包括各种排列、组合和/或这些元件的混合。必须要注意的是，无数的可能的设计配置可用来实现本文概括的操作性目标。因此，相关的基础设施具有无数种替代配置、设计选择、设备可能性、硬件配置、软件实现方式、设备选择等。
[0060]任何适当配置的处理器组件可以执行和数据相关联的任何类型的指令以实现本文详述的操作。本文所公开的任何处理器可以转变元件或物品(例如，数据)从一个状态或事物到另一个状态或事物。在另一个示例中，本文所概述的一些操作可以使用固定的逻辑或可编程逻辑(例如，由处理器执行的软件和/或指令)实施，以及这里所确定的元件可是某种类型的可编程处理器、可编程数字逻辑(例如，现场可编程门阵列(FPGA)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))、包括数字逻辑的ASIC、软件、编码、电子指令、闪存、光盘、CD-ROM、DVD ROM、磁或光卡，适于存储电子指令的其他类型的机器可读介质或任何合适的组合。在操作中，处理器可以在任何适当类型的非临时性存储介质(例如，随机访问信息存储器(RAM)、只读存储器(ROM)、现场可编程门阵列(FPGA)、可擦可编程只读存储器(EPROM)、电可擦除可编程ROM(EEPROM)等)、软件、硬件或当合适时并基于特定需要在任何其他合适的组件、设备、元件或对象中存储信息。进一步，跟踪、发送、接收或存储在处理器的信息可根据特殊需要和实施方式提供在任何数据库、寄存器、表格、缓存、队列、控制列表或者存储结构中，所有这些实现方式可以在任何合适的时间框架中引用。本文讨论的任何存储项目应理解为包含在广义术语“存储器”中。同样，本文所述的任何潜在的处理元件、模块和机器应理解为包含在广义术语“微处理器”或“处理器”中。
[0061]实现本文所述的所有或部分功能的计算机程序逻辑体现在各种形式中，包括但绝不限于:源代码形式、计算机可执行形式和各种中间形式(例如，由汇编程序生成的表格、编译器、链接器或定位器)。在示例中，源代码包括在不同的编程语言实现的一系列计算机程序指令，诸如目标代码、汇编语言或高级语言，诸如用于各种操作系统或操作环境的OpenCL、FORTRAN、C、C++、Java或HTML。源代码可以定义和使用各种数据结构和通信消息。源代码可以是计算机可执行形式(例如，通过解释器)，或者源代码可被转换(例如，通过翻译、汇编器或编译器)成计算机可执行形式。
[0062]在上述实施例的讨论中，环路滤波器、振荡器、相位检测器、相位调节器、电容器、缓冲、图形元素、互连板、时钟、分频器、电感器、电阻器、放大器、开关、数字核心，晶体管和/或其它组件可以很容易地被替换、取代或以其他方式修改以适应特定的电路需求。此外，应该指出的是，使用补充的电子设备、硬件、非临时软件等提供了用于实现本公开的教义的同样可行的办法。
[0063]在一个示例实施例中，附图的任何数量的电路的可以在相关联的电子设备的电路板上实现。该板可以是一般的电路板，可容纳电子设备的内部电子系统的各种组件，并进一步提供其它外围设备的连接器。更具体地，该板可以提供电气连接，系统的其他部件可通过该电气连接进行电通信。任何合适的处理器(包括数字信号处理器、微处理器、芯片组支持等)、存储器元件等可以适当地根据具体配置需求、处理需求、电脑设计等耦合到该板。其它组件(诸如外部存储器、额外的传感器、用于音频/视频显示的控制器，和外围设备)可以通过电缆连接到电路板作为插卡，或集成在主板本身。在另一个示例实施例中，附图的电路可以实现为独立的模块(例如，具有被配置为执行特定的应用程序或功能的相关元件和电路的设备)或实现为电子设备的应用程序特定硬件中的插件模块。
[0064]注意，对于本文中提供许多实施例，交互可以通过两个、三个、四个或更多个电子部件来描述。然而，这样为了清楚起见，并仅作为示例进行。应当理解，该系统可以以任何合适的方式进行合并。沿着类似的设计方案，附图的任何图示组件、模块和元件可以以各种可能的组合配置，所有这些都清楚在本说明书的范围之内。在某些情况下，通过仅参考有限数量的电子元件描述给定流程集合的一个或多个功能更加容易。应当理解，附图的电路及其教义都是现成可扩展的并可容纳大量的部件，以及更复杂/精密的安排和配置。因此，提供的实施例不应该限制范围或抑制电气电路的广泛教导为潜在应用到其他无数的架构。
[0065]在某些上下文中，本文中所讨论的特征可以适用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流检测、仪器(其可以是高度精确的)以及其他数字处理的系统。
[0066]此外，以上讨论的某些实施例可以在信号处理技术中提供，用于医疗成像、病人监护、医疗仪器和家庭医疗保健。这可包括肺显示器、加速度计、心脏速率监视器、心脏起搏器等。其他应用可以涉及汽车技术的安全系统(例如，稳定控制系统、驾驶辅助系统、制动系统、信息娱乐系统和任何一种室内应用)。
[0067]在另外的实施例方案中，本公开的教导可以适用于包括处理控制系统的工业市场，帮助驱动生产力、能源效率和可靠性。在消费应用中，上面所讨论的数字相位检测器的教义可用于图像处理、自动聚焦以及图像稳定(例如，数码相机、便携式摄像机等)。其他消费应用可以包括音频和视频处理器，用于家庭影院系统、DVD刻录机以及高清晰度电视。然而，其他消费应用可以涉及先进的触摸屏控制器(例如，对于任何类型的便携式媒体设备)。因此，这种技术可以很容易成为智能手机、平板、安全系统、个人电脑、游戏技术、虚拟现实、模拟训练等的一部分。
[0068]本公开提供了许多不同的实施例或实例，用于实施本发明的不同特征。部件的具体示例和安排如下所述以简化本公开。这些当然仅仅是示例，并且不旨在进行限制。进一步地，本发明可在各种示例中重复附图标记和/或字母。这种重复是为了简单性和清晰性并不用于本身决定讨论的各种实施例和/或配置之间的关系。不同的实施例有许多不同的优点，并没有特别的优势是任何实施例必需的。
[0069]许多其它的改变、替换、变化、更改和修改对于本领域技术人员是可确定的，以及当落入所附权利要求的范围之内时，本发明包括所有这样的改变、替换、变化、更改和修改。为了协助美国专利和商标局(USPTO)以及此外在本申请上提出的任何专利的任何读者解释所附权利要求， 申请人:谨指出: 申请人:(a)不打算任何所附的权利要求援引美国法典第35 (6)第6段第112条，因为它存在于申请日，除非单词“用于…的装置”或“用于…的步骤”在特定权利要求中专门使用；以及(b)不打算通过本说明书的任何陈述以没有体现所附权利要求的任何方式而限制本公开。
【权利要求】
1.一种相位锁定具有最小锁定损失的环路的方法，包括: 相对于FBCLK信号的周期寻找REFCLK信号的边沿，其中REFCLK信号的边沿是参考时钟信号输入，以及FBCLK信号是反馈时钟信号； 如果REFCLK信号边沿被发现，如果REFCLK边沿发生在FBCLK信号的周期的前半段，则分类所述FBCLK信号为滞后；以及 如果REFCLK信号边沿发生在FBCLK信号的周期的后半段，则分类所述FBCLK信号为超N /.刖。
2.根据权利要求1的方法，进一步包括: 如果未在FBCLK的周期内发现REFCLK信号边沿，则检测无相位。
3.根据权利要求1的方法，进一步包括: 相对于第二 FBCLK信号的周期，搜索第二 REFCLK信号边沿。
4.根据权利要求3的方法，进一步包括: 如果两个FBCLK边沿被分类为超前，则拒绝具有最大相位的边沿并应用较小相位到环路。
5.根据权利要求3的方法，进一步包括: 如果两个FBCLK边沿被列为滞后，则拒绝具有最大相位的边沿并应用较小相位到环路。
6.根据权利要求3的方法，进一步包括: 如果一个边沿超前以及一个边沿滞后，应用两者之间的差到环路。
7.一种用于相位锁回路的相位检测器，相位检测器可操作以相位锁定具有最小锁定损失的环路，相位检测器包括电路，经配置以: 相对于FBCLK信号的周期寻找REFCLK信号的边沿，其中REFCLK信号的边沿是参考时钟信号输入，以及FBCLK信号是反馈时钟信号； 如果REFCLK信号边沿被发现，如果REFCLK边沿发生在FBCLK信号的周期的前半段，则分类所述FBCLK信号为滞后；以及 如果REFCLK信号边沿发生在FBCLK信号的周期的后半段，则分类所述FBCLK信号为超N /.刖。
8.根据权利要求7的相位检测器，其中所述电路进一步被配置为: 如果未在FBCLK的周期内发现REFCLK信号边沿，则检测无相位。
9.根据权利要求7的相位检测器，其中所述电路进一步被配置为: 相对于第二 FBCLK信号的周期，搜索第二 REFCLK信号边沿。
10.根据权利要求9的相位检测器，其中所述电路进一步被配置为: 如果两个FBCLK边沿被分类为超前，则拒绝具有最大相位的边沿并应用较小相位到环路。
11.根据权利要求9的相位检测器，其中所述电路进一步被配置为: 如果两个FBCLK边沿被列为滞后，则拒绝具有最大相位的边沿并应用较小相位到环路。
12.根据权利要求9的相位检测器，其中所述电路进一步被配置为: 如果一个边沿超前以及一个边沿滞后，应用两者之间的差到环路。
13.一种相位锁定环路，包括: 相位检测器，被配置以接收REFCLK信号输入和FBCLK信号输入，并提供PHASE信号作为输出； 相位调节器，经配置以从所述相位检测器接收PHASE信号，并输出CONDIT1NED_PHASE信号; 数字环路滤波器，经配置以从所述相位调节器接收CONDIT1NED_PHASE信号，滤出CONDIT1NED_PHASE信号的高频成分，并提供经滤波的CONDIT1NED_PHASE信号作为输出；数字控制振荡器，经配置以接收经滤波的CONDIT1NED_PHASE信号并提供具有正确的相位和频率的最终输出CLK信号；以及 分频器，经配置以接收CLK信号，并向反馈配置中的相位检测器提供FBCLK信号，作为REFCLK信号的合理乘法器，并输出对应于相位计数的计数信号； 其中，所述相位检测器进一步被配置为: 相对于FBCLK信号的周期寻找REFCLK信号的边沿，其中REFCLK信号的边沿是参考时钟信号输入，以及FBCLK信号是反馈时钟信号； 如果REFCLK信号边沿被发现，如果REFCLK边沿发生在FBCLK信号的周期的前半段，则分类所述FBCLK信号为滞后；以及 如果REFCLK信号边沿发生在FBCLK信号的周期的后半段，则分类所述FBCLK信号为超N /.刖。
14.根据权利要求13的锁相环路，其中，所述相位调节器包括电路，经配置以: 如果PHASE信号大于阈值裕度，则拒绝PHASE信号； 如果PHASE信号在之前的N个周期不同于平均PHASE，则拒绝PHASE信号；以及 如果PHASE信号在之前的M个周期的平均值大于阈值值，增加带宽。
15.根据权利要求13的锁相环路，其中，所述相位检测器进一步包括电路，经配置以: 如果未在FBCLK周期内发现REFCLK边沿，为PHASE信号提供零。
16.根据权利要求13的锁相环路，其中，所述相位检测器进一步包括电路，经配置以: 相对于第二 FBCLK的周期，搜索第二 REFCLK信号边沿。
17.根据权利要求16的锁相环路，其中，所述相位检测器还包括电路，经配置以: 如果两个FBCLK边沿被分类为超前，则拒绝具有最大相位的边沿并应用较小相位到环路。
18.根据权利要求16的锁相环路，其中，所述相位检测器进一步包括电路，经配置以: 如果两个FBCLK边沿被分类为滞后，则拒绝具有最大相位的边沿并应用较小相位到环路。
19.根据权利要求16的锁相环路，其中，所述相位检测器进一步包括电路，经配置以: 如果一个边沿超前以及一个边沿滞后，应用两者之间的差到环路。
20.一种两线通信协议引擎包括如权利要求13锁相环。
【文档编号】H03L7/085GK104333377SQ201410320575
【公开日】2015年2月4日 申请日期:2014年7月8日 优先权日:2013年7月8日
【发明者】L·F·拉尔 申请人:美国亚德诺半导体公司