一种无寄存器异步逐次逼近型模数转换器的制造方法

一种无寄存器异步逐次逼近型模数转换器的制造方法
【专利摘要】本发明提供了一种无寄存器异步逐次逼近型模数转换器，包括：数模转换器，用于获取一对差分输入信号；比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控制信号，并存储所述比较结果；异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较器工作的异步时钟信号；输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结果进行输出。本发明提供的方案明显提高了模数转换器的转换速度和工作效率。
【专利说明】一种无寄存器异步逐次逼近型模数转换器

【技术领域】
[0001] 本发明涉及模数转换领域，特别是涉及一种无寄存器异步逐次逼近型模数转换 器。

【背景技术】
[0002] 随着移动电子市场的不断扩大与数字技术的飞速发展，各个系统对相应模数转换 器的性能有了更高的要求，多种类型的模数转换技术相继出现。其中，逐次逼近型模数转换 器因自身具备低功耗小面积的特点，使得它更适合用于移动便携式设备中。传统的同步逐 次逼近型模数转换器由于内部比较器同步时钟需要顾及最慢的情况（比较器两输入电压 差值越小，所需要的比较时间越长），使其限制转换器无法达到比较高的转换速度。


【发明内容】

[0003] 本发明要解决的技术问题是提供一种无寄存器异步逐次逼近型模数转换器，解决 现有技术中模数转换器的转换速度小、工作效率低的问题。
[0004] 为了解决上述技术问题，本发明实施例提供一种无寄存器异步逐次逼近型模数转 换器，包括：
[0005] 数模转换器，用于获取一对差分输入信号；
[0006] 比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；
[0007] 逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模 转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控 制信号，并存储所述比较结果；
[0008] 异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较 器工作的异步时钟信号；
[0009] 输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结 果进行输出。
[0010] 上述的无寄存器异步逐次逼近型模数转换器，优选的，其中所述比较器、逻辑开关 控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所述比较器 的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而驱动所述 逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输出结果产 生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工作。
[0011] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述数模转换器由第一电 容阵列、第二电容阵列、第三电容阵列、第四电容阵列以及一对采样构成；
[0012] 其中，所述第一电容阵列和第三电容阵列中电容的上极板均接在所述比较器的正 向输入端；所述第二电容阵列和第四电容阵列中的电容上极板均接在所述比较器的反向输 入端；所述第一电容阵列和第二电容阵列中均有一个单位电容下极板恒接地，其余电容的 下极板分别连接一个由逻辑开关控制器控制的用于选择接地或者电源电压端的选择开关； 所述第三电容阵列和第四电容阵列中所有电容的下极板分别连接一个由逻辑开关控制器 控制的用于选择接地或者电源电压端的选择开关；一对所述采样开关分别与所述比较器的 正向输入端和反向输入端相连。
[0013] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述数模转换器还包括：
[0014] 一对空置电容，位于所述采样开关与所述比较器之间，所述一对空置电容的上极 板分别接在所述比较器的正向输入端和反向输入端，下极板恒接地。
[0015] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述第一电容阵列、第二电 容阵列、第三电容阵列和第四电容阵列均由7个电容构成，其中，2个电容容值均为单位电 容，其余5个电容容值以2为倍数递增。
[0016] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述逻辑开关控制器包括 第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储 控制模块、第六存储控制模块、第七存储控制模块和存储模块；
[0017] 其中，所述第一存储控制模块的第一输入端与第二外供时钟信号的反向输出端相 连，第一输出端与所述第二存储控制模块的第一输入端相连；所述第二存储控制模块的第 一输出端与所述第三存储控制模块的第一输入端相连；所述第三存储控制模块的第一输出 端与所述第四存储控制模块的第一输入端相连；所述第四存储控制模块的第一输出端与所 述第五存储控制模块的第一输入端相连；所述第五存储控制模块的第一输出端与所述第六 存储控制模块的第一输入端相连；所述第六存储控制模块的第一输出端与所述第七存储控 制模块的第一输入端相连；所述第七存储控制模块的第一输出端与所述存储模块的第一输 入端相连。
[0018] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述第一存储控制模块、第 二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控 制模块和第七存储控制模块均包括：
[0019] 第一 M0S管、第二M0S管、第三M0S管、第四M0S管、第五M0S管、第六M0S管、第七 M0S管、第八M0S管、第九M0S管、第十M0S管、第i^一 M0S管、第十二M0S管、第十三M0S管、 第十四M0S管、第十五M0S管、第十六M0S管、第一反相器、第二反相器、第三反相器、第四反 相器、第五反相器、第六反相器、所述第一输入端和所述第一输出端；
[0020] 其中，所述第一 M0S管的栅极和所述第二M0S管的栅极均与第二外供时钟信号的 反向输出端相连，所述第一 M0S管的漏极和所述第三M0S管的漏极均与所述第二反相器的 输入端相连，所述第二反相器的输出端与所述第一反相器的输入端和所述第四电容阵列中 对应的选择开关的输入端均相连，所述第一反相器的输出端与所述第一电容阵列中对应的 选择开关的输入端相连，所述第二M0S管的漏极和所述第四M0S管的漏极均与所述第四反 相器的输入端相连，所述第四反相器的输出端与所述第三反相器的输入端和所述第三电容 阵列中对应的选择开关的输入端均相连，所述第三反相器的输出端与所述第二电容阵列中 对应的选择开关的输入端相连，所述第三M0S管的源极和所述第四M0S管的源极分别与所 述第五M0S管的漏极和所述第六M0S管的漏极相连，所述第三M0S管的栅极和所述第四M0S 管的栅极均与所述第一输入端相连，所述第五M0S管的栅极和所述第六M0S管的栅极分别 与所述比较器的第一正向输出端和第二正向输出端相连，所述第五M0S管的源极和所述第 六M0S管的源极分别与所述第七M0S管的漏极和第八M0S管的漏极相连，所述第九M0S管 的栅极和第十MOS管的栅极分别与所述第一反相器的输出端和所述第二反相器的输出端 相连，所述第九M0S管的栅极和所述第十M0S管的漏极以及所述第十一 M0S管的漏极均与 所述第五反相器的输入端相连，所述第十一 M0S管的栅极与所述第二外供时钟信号的正向 输出端相连，所述第五反相器的输出端与所述第七M0S管的栅极和所述第八M0S管的栅极 以及所述第六反相器的输入端均相连，所述第六反相器的输出端与所述第十二M0S管的栅 极和所述第十五M0S管的栅极以及所述第一输出端均相连，所述第十二M0S管的漏极与所 述第十三M0S管的源极和所述第十四M0S管的源极均相连，所述第十三M0S管的栅极和所 述第十四M0S管的栅极分别与所述第一 M0S管的漏极和所述第二M0S管的漏极相连，所述 第十五M0S管的栅极和所述第十六M0S管的栅极分别与所述第一输出端和所述第二外供时 钟信号的正向输出端相连，所述第一 M0S管、第二M0S管、第九M0S管、第十M0S管以及第 十二M0S管的源极均与所述电源电压端相连，所述第七M0S管、第八M0S管、第十一 M0S管、 第十五M0S管以及第十六M0S管的源极均接地。
[0021] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述存储模块包括：
[0022] 第一 M0S管、第二M0S管、第三M0S管、第四M0S管、第五M0S管、第六M0S管、第一 反相器和所述第一输入端；
[0023] 其中，所述第一 M0S管的漏极和所述第三M0S管的漏极均与所述第一反相器的输 入端相连，所述第一反相器的输出端与所述输出器的输入端相连，所述第一 M0S管的栅极 和所述第二M0S管的栅极均与所述第二外供时钟信号的反向输出端相连，所述第二M0S管 的漏极和所述第四M0S管的漏极相连，所述第三M0S管的栅极和所述第四M0S管的栅极均 与所述第一输入端相连，所述第三M0S管的源极和所述第四M0S管的源极分别与所述第五 M0S管的漏极和所述第六M0S管的漏极相连，所述第五M0S管的栅极和所述第六M0S管的栅 极分别与所述比较器的第一正向输入端和第二正向输入端相连，所述第一 M0S管和所述第 二M0S管的源极均与所述电源电压端相连，所述第五M0S管和所述第六M0S管的源极均接 地。
[0024] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述异步时钟产生器包 括：
[0025] 第一 M0S管、第二M0S管、第三M0S管、第四M0S管、第五M0S管、第六M0S管、第七 M0S管、第八M0S管、第九M0S管、第十M0S管和第一输出端；
[0026] 其中，所述第一 M0S管的源极和所述第二M0S管的源极均与所述电源电压端相连， 所述第一 M0S管的栅极和所述第二M0S管的栅极分别与所述比较器的第二反向输出端和第 一反向输出端相连，所述第一 M0S管的漏极、第二M0S管的漏极、第三M0S管的漏极、第四 M0S管的漏极、第五M0S管的漏极、第六M0S管的漏极、第七M0S管的漏极、第八M0S管的漏 极、第九M0S管的漏极和第十M0S管的漏极连接在一起并与所述第二外供时钟信号的正向 输出端通过或非门与所述第一输出端相连，所述第三M0S管的栅极与所述第二外供时钟信 号的正向输出端相连，所述第四M0S管的栅极、所述第五M0S管的栅极、所述第六M0S管的 栅极、所述第七M0S管的栅极、所述第八M0S管的栅极、所述第九M0S管的栅极和所述第十 M0S管的栅极分别与所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四 存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第十三M0S 管的漏极、第十四M0S管的漏极、第十五M0S管的漏极和第十六M0S管的漏极相连。
[0027] 上述的无寄存器异步逐次逼近型模数转换器，优选的，所述第一存储控制模块、第 二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控 制模块和第七存储控制模块中的第二反相器的输出端均与所述输出器的输入端相连。
[0028] 本发明的上述技术方案的有益效果如下：
[0029] 上述方案中，所述无寄存器异步逐次逼近型模数转换器通过所述比较器、逻辑开 关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所述比较 器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而驱动所 述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输出结果 产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工作，从 而在所述比较器两输入端差值比较大时，比较时间也相应减小，在一定程度上提高了模数 转换器的转换速度，同时，利用了由于电容阵列中电容容值不同，所需要的充放电时间也不 同这一特点提高了现有的异步时钟速率，并将移位寄存器部分用逻辑开关控制器替换，提 高了反应速度，进而提高了模数转换器的转换速度和工作效率。

【专利附图】

【附图说明】
[0030] 图1为本发明实施例的结构示意图；
[0031] 图2为本发明实施例的数模转换器电路示意图；
[0032] 图3为本发明实施例的第一存储控制模块电路示意图；
[0033] 图4为本发明实施例的第二存储控制模块电路示意图；
[0034] 图5为本发明实施例的存储模块电路示意图；
[0035] 图6为本发明实施例的异步时钟产生器电路示意图；
[0036] 图7为本发明实施例的异步时钟产生器电路中各个信号时序示意图；
[0037] 图8为本发明实施例的第一存储控制模块电路中各个信号时序示意图；
[0038] 图9为本发明实施例的比较器电路示意图。

【具体实施方式】
[0039] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0040] 本发明针对现有的技术中模数转换器的转换速度小、工作效率低的问题，提供一 种无寄存器异步逐次逼近型模数转换器，如图1所示，包括：
[0041] 数模转换器，用于获取一对差分输入信号；
[0042] 比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；
[0043] 逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模 转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控 制信号，并存储所述比较结果；
[0044] 异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较 器工作的异步时钟信号；
[0045] 输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结 果进行输出。
[0046] 本发明实施例提供的所述无寄存器异步逐次逼近型模数转换器通过所述比较器、 逻辑开关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所 述比较器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而 驱动所述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输 出结果产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工 作，从而在所述比较器两输入端差值比较大时，比较时间也相应减小，在一定程度上提高了 模数转换器的转换速度，同时，利用了由于电容阵列中电容容值不同，所需要的充放电时间 也不同这一特点提高了现有的异步时钟速率，并将移位寄存器部分用逻辑开关控制器替 换，提高了反应速度，进而提高了模数转换器的转换速度和工作效率。
[0047] 此处的数模转换器的作用为根据第二控制信号（0或1)改变存储在模拟输出端的 模拟输入信号（一对差分输入信号）的大小。
[0048] 其中，一对差分输入信号应为差动信号，它们的共模电平相等，相位相反，始终关 于轴对称，该轴为一非零的数值横轴，y = VDD/2。
[0049] 如图2所示，所述的无寄存器异步逐次逼近型模数转换器中所述数模转换器由第 一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列以及一对采样开关构成；其中，所 述第一电容阵列中电容（C1、C2、C3、C4、C5、C6、C7)和第三电容阵列中电容（C15、C16、C17、 C18、C19、C20、C21)的上极板均接在所述比较器的正向输入端；所述第二电容阵列中电容 (C8、C9、CIO、Cll、C12、C13、C14)和第四电容阵列中的电容（C22、C23、C24、C25、C26、C27、 C28)上极板均接在所述比较器的反向输入端；所述第一电容阵列和第二电容阵列中均有 一个单位电容C1和C8下极板恒接地GND，其余电容的下极板分别连接一个由逻辑开关控制 器控制的用于选择接地GND或者电源电压端VDD的选择开关；所述第三电容阵列和第四电 容阵列中所有电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地GND或 者电源电压端VDD的选择开关；一对所述采样开关分别与所述比较器的正向输入端和反向 输入端相连。米样开关控制一对差分输入信号Vip和Vin的输入。
[0050] 由于采样开关的管子和比较器管子尺寸大，存在的寄生电容大，会对电容阵列造 成影响，因此，本发明实施例提供的所述的无寄存器异步逐次逼近型模数转换器中所述数 模转换器中数模转换器还包括：所述一对空置（drnnmy)电容，位于所述采样开关与所述比 较器之间，所述一对空置电容的上极板分别接在所述比较器的正向输入端和反向输入端， 下极板恒接地GND。
[0051] 其中，所述第一电容阵列、第二电容阵列、第三电容阵列和第四电容阵列均由7个 电容构成，其中，2个电容（C1、C2、C8、C9、C15、C16、C22、C23)容值均为单位电容，其余5个 电容容值（C2到C7、C9到C14、C16到C21、C23到C28)以2为倍数递增。
[0052] 在采样阶段，由外设时钟信号Clks高电平控制一对采样开关闭合，将数模转换器 中所有的电容上极板分别与两差分输入信号Vip和Vin相连，对输入信号进行采样。进入 比较阶段后，时钟信号Clks低电平控制采样开关断开，比较器对正向输入端和反向输入端 的输入电压进行比较，比较结果进入异步时钟产生器和逻辑开关控制器。逻辑开关控制器 根据比较结果产生控制信号，驱动数模转换电路中电容C1到C28下极板连GND或者VDD。
[0053] 其中，所述逻辑开关控制器包括第一存储控制模块、第二存储控制模块、第三存储 控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块、第七存储控制模块 和存储模块；所述第一存储控制模块的第一输入端与第二外供时钟信号的反向输出端相 连，第一输出端与所述第二存储控制模块的第一输入端相连；所述第二存储控制模块的第 一输出端与所述第三存储控制模块的第一输入端相连；所述第三存储控制模块的第一输出 端与所述第四存储控制模块的第一输入端相连；所述第四存储控制模块的第一输出端与所 述第五存储控制模块的第一输入端相连；所述第五存储控制模块的第一输出端与所述第六 存储控制模块的第一输入端相连；所述第六存储控制模块的第一输出端与所述第七存储控 制模块的第一输入端相连；所述第七存储控制模块的第一输出端与所述存储模块的第一输 入端相连。
[0054] 具体如图2、图3和图4所示，所述第一存储控制模块、第二存储控制模块、第三存 储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模 块均包括：
[0055] 第一 M0S管Mil、第二M0S管M12、第三M0S管M13、第四M0S管M14、第五M0S管 M15、第六M0S管M16、第七M0S管M17、第八M0S管M18、第九M0S管M19、第十M0S管M20、 第^-一 M0S管M21、第十二M0S管M22、第十三M0S管M23、第十四M0S管M24、第十五M0S管 M25、第十六M0S管M26、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五 反相器F5、第六反相器F6、所述第一输入端（第一存储控制模块中为Clks_b、第二存储控制 模块中为C7_b，其他存储控制模块以此类推）和所述第一输出端（第一存储控制模块中为 C7_b、第二存储控制模块中为C6_b，其他存储控制模块以此类推）；
[0056] 需要说明的是，第一存储控制模块的第一输入端的信号为外供时钟信号Clks_b， 第二存储控制模块的第一输入端的信号为第一存储控制模块的第一输出端的信号C7_b，以 此类推，一直到第七存储控制模块的第一输入端的信号为第六存储控制模块的第一输出端 的信号。
[0057] 其中，所述第一 M0S管Ml 1的栅极和所述第二M0S管M12的栅极均与第二外供时钟 信号的反向输出端Clks_b相连，所述第一 M0S管Mil的漏极和所述第三M0S管M13的漏极 均与所述第二反相器F2的输入端相连，所述第二反相器F2的输出端与所述第一反相器F1 的输入端和所述第四电容阵列中对应的选择开关的输入端均相连，所述第一反相器F1的 输出端与所述第一电容阵列中对应的选择开关的输入端相连，所述第二M0S管M12的漏极 和所述第四M0S管M14的漏极均与所述第四反相器F4的输入端相连，所述第四反相器F4的 输出端与所述第三反相器F3的输入端和所述第三电容阵列中对应的选择开关的输入端均 相连，所述第三反相器F3的输出端与所述第二电容阵列中对应的选择开关的输入端相连， 所述第三M0S管M13的源极和所述第四M0S管M14的源极分别与所述第五M0S管M15的漏 极和所述第六M0S管M16的漏极相连，所述第三M0S管M13的栅极和所述第四M0S管M14 的栅极均与所述第一输入端（第一存储控制模块中为Clks_b、第一存储控制模块中为C7_ b，其他存储控制模块以此类推）相连，所述第五M0S管M15的栅极和所述第六M0S管M16 的栅极分别与所述比较器的第一正向输出端Q和第二正向输出端Q'相连，所述第五M0S管 M15的源极和所述第六M0S管M16的源极分别与所述第七M0S管M17的漏极和第八M0S管 M18的漏极相连，所述第九M0S管M19的栅极和第十M0S管M20的栅极分别与所述第一反相 器F1的输出端和所述第二反相器F2的输出端相连，所述第九M0S管M19的栅极和所述第 十M0S管M20的漏极以及所述第十一 M0S管M21的漏极均与所述第五反相器F5的输入端 相连，所述第i MOS管M21的栅极与所述第二外供时钟信号的正向输出端elks相连，所 述第五反相器F5的输出端与所述第七M0S管M17的栅极和所述第八M0S管M18的栅极以 及所述第六反相器F6的输入端均相连，所述第六反相器F6的输出端与所述第十二M0S管 M22的栅极和所述第十五M0S管M26的栅极以及所述第一输出端（第一存储控制模块中为 C7_b、第二存储控制模块中为C6_b，其他存储控制模块以此类推）均相连，所述第十二M0S 管么2的漏极与所述第十三M0S管M23的源极和所述第十四M0S管M24的源极均相连，所 述第十三M0S管M23的栅极和所述第十四M0S管M24的栅极分别与所述第一 M0S管Mil的 漏极和所述第二M0S管M12的漏极相连，所述第十五M0S管M25的栅极和所述第十六M0S 管M26的栅极分别与所述第一输出端（第一存储控制模块中为C7_b、第二存储控制模块中 为C6_b，其他存储控制模块以此类推）和所述第二外供时钟信号的正向输出端Clks相连， 所述第一 M0S管Mil、第二M0S管M12、第九M0S管M19、第十M0S管M20以及第十二M0S管 M22的源极均与所述电源电压端VDD相连，所述第七M0S管M17、第八M0S管M18、第^^一 M0S 管M21、第十五M0S管M25以及第十六M0S管M26的源极均接地GND。
[0058] 需要说明的是，第一存储控制模块中第一反相器F1的输出端与第一电容阵列中 C7连接的选择开关的输入端相连，第二反相器F2的输出端与第四电容阵列中C28连接的选 择开关的输入端相连，第三反相器F3的输出端与第二电容阵列中C14连接的选择开关的输 入端相连，第四反相器F4的输出端与第三电容阵列中C21连接的选择开关的输入端相连； 第二存储控制模块中第一反相器F1的输出端与第一电容阵列中C6连接的选择开关的输入 端相连，第二反相器F2的输出端与第四电容阵列中C27连接的选择开关的输入端相连，第 三反相器F3的输出端与第二电容阵列中C13连接的选择开关的输入端相连，第四反相器F4 的输出端与第三电容阵列中C20连接的选择开关的输入端相连；其余存储控制模块与电容 阵列中对应选择开关输入端的连接以此类推。
[0059] 如图5所示，具体的所述存储模块包括：第一M0S管M43、第二M0S管M44、第三M0S 管M45、第四M0S管M46、第五M0S管M47、第六M0S管M48、第一反相器F13和所述第一输入 端 Cl_b ;
[0060] 其中，所述第一 M0S管M43的漏极和所述第三M0S管M45的漏极均与所述第一反 相器F13的输入端相连，所述第一反相器F13的输出端与所述输出器的输入端相连，所述第 一 M0S管M43的栅极和所述第二M0S管M44的栅极均与所述第二外供时钟信号的反向输出 端Clks_b相连，所述第二M0S管M44的漏极和所述第四M0S管M46的漏极相连，所述第三 M0S管M45的栅极和所述第四M0S管M46的栅极均与所述第一输入端Cl_b相连，所述第三 M0S管M45的源极和所述第四M0S管M46的源极分别与所述第五M0S管M47的漏极和所述 第六M0S管M48的漏极相连，所述第五M0S管M47的栅极和所述第六M0S管M48的栅极分 别与所述比较器的第一正向输入端Q和第二正向输入端Q'相连，所述第一 M0S管M43和所 述第二M0S管M44的源极均与所述电源电压端VDD相连，所述第五M0S管M47和所述第六 M0S管M48的源极均接地GND。
[0061] 如图6所示，所述异步时钟产生器包括：第一 M0S管Ml、第二M0S管M2、第三M0S 管M3、第四M0S管M4、第五M0S管M5、第六M0S管M6、第七M0S管M7、第八M0S管M8、第九 M0S管M9、第十M0S管M10和第一输出端CLK ;
[0062] 其中，所述第一 M0S管Ml的源极和所述第二M0S管M2的源极均与所述电源电压 端VDD相连，所述第一 MOS管的栅极和所述第二MOS管的栅极分别与所述比较器的第二反 向输出端Q' _b和第一反向输出端Q_b相连，所述第一 M0S管Ml的漏极、第二M0S管M2的 漏极、第三M0S管M3的漏极、第四M0S管M4的漏极、第五M0S管M5的漏极、第六M0S管M6 的漏极、第七M0S管M7的漏极、第八M0S管M8的漏极、第九M0S管M9的漏极和第十M0S管 M10的漏极连接在一起并与所述第二外供时钟信号的正向输出端Clks通过或非门与所述 第一输出端CLK相连，所述第三M0S管M3的栅极与所述第二外供时钟信号的正向输出端 Clks相连，所述第四M0S管M4的栅极、所述第五M0S管M5的栅极、所述第六M0S管M6的 栅极、所述第七M0S管M7的栅极、所述第八M0S管M8的栅极、所述第九M0S管M9的栅极和 所述第十M0S管M10的栅极分别与所述第一存储控制模块、第二存储控制模块、第三存储控 制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中 的第十三M0S管M23的漏极、第十四M0S管M24的漏极、第十五M0S管M25的漏极和第十六 M0S管M26的漏极相连，即所述第四M0S管M4的栅极、所述第五M0S管M5的栅极、所述第六 M0S管M6的栅极、所述第七M0S管M7的栅极、所述第八M0S管M8的栅极、所述第九M0S管 M9的栅极和所述第十M0S管M10的栅极分别与所述第一存储控制模块、第二存储控制模块、 第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储 控制模块的输出信号r7、r6、r5、r4、r3、r2、rl相连。
[0063] 也就是说，图6中展示了异步时钟产生器的电路图，其中管子Ml、M2的源极都接 VDD线，栅极分别接比较器的两个输出端Q' _b和Q_b。管子M3至M10的源极接GND线，M3 的栅极接Clks信号，其余管子的栅极接逻辑开关控制器输出信号r7至rl。Ml至M10所有 管子的漏极接在一起，并与Clks信号一同接入或非门。图中Clks信号为模数转换器外部 供给的时钟信号，Clks高电位时整体电路处于采样阶段，Clks低电位时，整体电路处于转 换阶段。同时Clks信号与rdy信号一同接入或非门，产生驱动比较器工作的时钟信号CLK。 Q' _b和Q_b是比较器输出信号。当时钟信号CLK为低电平时，比较器处于置位状态，两输 出信号Q' _b与Q_b同时被置位为高电平。当时钟信号CLK为高电平时，比较器处于比较 状态，如果正向输入端大于反向输入端，则Q' _b变为低电位，Q_b维持高电位；如果反向输 入端大于正向输入端，则Q_b变为低电位，Q' _b维持高电位。该电路的工作原理为当Clks 信号高电平时，M3管子导通，rdy信号连GND线，Clks信号与rdy信号做或非运算后产生低 电平的CLK信号，在时钟信号CLK驱动下比较器进入置位状态，即Q'_b与Q_b都为高电平。 当Clks信号变为低电平时，整体电路进入转换阶段。此时处于低电位的rdy和Clks信号 会将CLK信号置位为VDD，驱动比较器开始比较正负两个输入端大小。当比较得出结果后， 比较器输出端Q' _b或Q_b会变为低电平，管子Ml或M2会将rdy信号置位高电平，经过一 个或非门，CLK信号变为低电平，驱动比较器进入置位状态，即Q' _b与Q_b都变为高电平， 管子Ml与M2关断。此时等待r7信号高电平的到来，rdy信号将被M4管子置为低电平，经 过与Clks或非运算，CLK信号再次被置位为高电平，比较器再次进入比较工作状态。以此类 推，直到完成第8次比较。此异步结构不但考虑到了比较器在不同输入情况下所需要的比 较时间不同，从而自反馈来控制比较周期结束时间，即根据比较结果Q' _b和Q_b的值来调 整CLK信号的下降沿。同时r7-rl控制信号上升沿到来的延迟时间不同，使得CLK信号的 上升沿也可以根据不同容值的电容所需充放电时间不同自行调整，做到了上升沿和下降沿 都异步控制，这样节约了更多的时间，进一步提高了模数转换器的工作速度。具体各个信号 时序关系可见图7,其中包括Clks、r7、r6、CLK、Q' _b、Q_b的采样阶段和转换阶段的时序。
[0064] 图3中展示了部分逻辑开关控制器（第一存储控制模块）的电路图，该部分为图2 中数模转换器四组电容阵列中最高位电容C7、C14、C21和C28的下极板选择开关提供控制 信号b7_l、b7_2、b7_3和b7_4,同时为异步时钟产生器提供信号r7。其中管子Mil至M12 的栅极接时钟信号Clks_b，Mll与M13的漏极共同接在反相器F2的输入端产生b7_4信号， 再接入F1的输入端，产生b7_l信号。M12与M14的漏极一同接在反相器F4的输入端，产 生b7_3信号，再接入反相器F3的输入端，产生b7_2信号。M13, M14的源极分别与M15与 M16管子的漏极相连，M15与M16管子的栅极接信号Q与Q'，漏极分别接M17与M18的漏极， M17与M18的栅极由信号C7控制。信号b7_l与b7_2控制M19和M20的栅极，它们的漏极 与管子M21的漏极一同接入反相器F5,产生信号C7,再与反相器F6的输入端相连，产生控 制信号C7_b。C7_b信号同时接在M22和M25的栅极。M23的栅极接信号b7，M24的栅极接 信号b7'，它们的源极与M22管子的漏极接在一起，它们的漏极与M25和M26的漏极接在一 起产生r7信号。M21和M26管子的栅极接CLKs信号。b7_l信号控制第一组电容阵列中与 C7电容下极板相连的选择开关，b7_2信号控制第二组电容阵列中与C14电容下极板相连 的选择开关，b7_3信号控制第三组电容阵列中与C21电容下极板相连的选择开关，b7_4信 号控制第四组电容阵列中与C28电容下极板相连的选择开关。图中Clks为外供的时钟信 号，Clks_b信号为Clks信号的反信号。Q为比较器输出信号Q_b的反信号，Q'为比较器输 出信号Q'_b的反信号。它的工作原理如下：当Clks为高电平时，整体电路处于采样阶段， Clks_bS低电平，管子M13与M14关断。b7和b7'信号被管子Mil和M12拉到高电位，b7 信号经过反相器F2产生低电平的b7_4信号，b7_4信号控制第四电容阵列中C28电容下极 板连接VDD线。b7_4信号再经反相器F1产生高电平的b7_l信号，b7_l信号控制第一电容 阵列中C7电容下极板连接GND线。同理，b7'信号经过反相器F4产生的低电平b7_3信号 与再经过反相器F3产生的高电平b7_2信号，分别控制第二、三电容阵列中C14和C21电容 下极板分别接GND和VDD线。Clks高电位将M21管子导通，a点电压放电到低电位，经过反 相器F5,产生高电平信号C7,再经过反相器F6,产生低电平信号C7_b。Clks信号高电平，将 管子M26打开，r7信号为低电平。此时比较器输出反信号Q及Q'都为低电平，管子M15和 管子M16都关断。当整个电路处于转换阶段时，时钟信号Clks变为低电平，Clks_b变为高 电平，管子Mil、M12、M21、M26关断。异步时钟信号CLK驱动比较器开始比较工作，比较结 果得出后，Q或Q'会变为高电平将M15或M16打开。假设比较器正向输入端电压低于反向 输入端，Q由低电平变为高电平，将M15管子打开，b7被放电到GND电位，b7_4变为高电位， 控制第四电容阵列中C28电容下极板接GND线，相当于将比较器反向输入电压减小1/4VDD 电压。b7_l变为低电位，控制第一电容阵列中C7电容下极板接VDD线，相当于将比较器正 向输入电压增加1/4VDD电压。同时b7_l低电平状态会将M19管子打开，a点电压被置位 为高电位，经过反相器F5,信号C7变为低电位，C7信号连接在M17、M18管子的栅极，将管子 关断。再经过反相器F6,信号C7_b变为高电平，将图7中管子M29与M30打开。同时b7低 电平会使管子M23导通，C7_b高电平会使管子M25导通，但相对于b7信号的下降沿，C7_b 的上升沿有一定的延迟，因此r7信号将先被拉至VDD，经过一段延迟后又被拉至GND电位。 r7信号连接图6中管子M4,它的高电平会将rdy信号拉至低电平，与Clks信号经过一个或 非门，产生低电平的CLK信号，控制比较器停止比较工作，进入置位状态，即两输入信号Q_b 与Q' _b都被置位为高电平，它们的反信号Q与Q'被置为低电平。至此完成第一位数字码 的转换，转换结果存储在b7_4信号线上。图8展示了该电路中各个信号的时序图，其中包 括 Clks、Clks_b、Q、Q'、b7_l、b7_2、b7_3、b7_4 和 r7 的时序。
[0065] 图4中展示了部分逻辑开关控制器（第二存储控制模块）的电路图，该部分为产 生控制信号b6_l、b6_2、b6_3、b6_4和r6的电路。其中管子M27与M28的栅极接时钟信号 Clks_b，M29与M30的栅极接C7_b信号。M27与M29的漏极共同接在反相器F8的输入端产 生b6_4信号，再接入F7的输入端，产生b6_l信号。M28与M30的漏极一同接在反相器F10 的输入端，产生b6_3信号，再接入反相器F9的输入端，产生b6_2信号。M29，M30的源极分 别与M31与M32管子的漏极相连，M31与M32管子的栅极接信号Q与Q'，漏极分别接M33与 M34的漏极，M33与M34的栅极由信号C6控制。信号b6_l与b6_2控制M35和M36的栅极， 它们的漏极与管子M37的漏极一同接入反相器F11，产生信号C6,再与反相器F12的输入端 相连，产生控制信号C6_b。C6_b信号同时接在M38和M41的栅极。M39的栅极接信号b6， M40的栅极接信号b6'，它们的源极与M38管子的漏极接在一起，它们的漏极与M41和M42 的漏极接在一起产生r6信号。M42和M37管子的栅极接CLKs信号。其中Clks为整体电路 外供时钟信号，Clks_b为其反信号，C7_b为图3中电路产生的信号。输出信号b6_l控制数 模转换器第一电容阵列中C6电容下极板所连接的选择开关，输出信号b6_2控制数模转换 器第二电容阵列中C13电容下极板所连接的选择开关，信号b6_3控制数模转换器第三电容 阵列中C20电容下极板所连接的选择开关，信号b6_4控制数模转换器第四电容阵列中C27 电容下极板所连接的选择开关。r6信号连接在图6中管子M5的栅极上。它的工作过程与 图3中电路工作流程类似，这里就不再赘述。第二位数字码转换完成后，结果存储在b6_4 信号线上。
[0066] 图5展示了逻辑开关控制器中用来存储第8位数字码的存储模块的电路图，其中 管子M43与M44的栅极接时钟信号Clks_b，M45与M46的栅极接Cl_b信号。M43与M45的 漏极共同接在反相器F13的输入端产生b0_4信号。M45漏极接M46的漏极。M45与M46的 栅极受信号Cl_b控制，它们的源极分别与M47与M48管子的漏极相连，M47与M48管子的 栅极接信号Q与Q'。该部分电路完成的功能为在一个周期内存储比较器第八次比较结果， 即转换结果的最低位数字码，存储在b0_4信号线上。
[0067] 本设计中的逻辑开关控制器包括7个与图3、图4结构相同的电路和1个与图5结 构相同的电路，分别控制了相应电容阵列中7个位电容，b7_4信号线到b0_4信号线分别存 储了转换出来的8个数字码。在第8位数字码转换出来后，通过外设一个时钟控制信号（第 一外供时钟信号），将这些码同时取出，即为整个模数转换器输出结果。
[0068] 本发明实施例提供的所述无寄存器异步逐次逼近型模数转换器中所述第一存储 控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、 第六存储控制模块和第七存储控制模块中的第二反相器的输出端均与所述输出器的输入 端相连。
[0069] 另，如图9所示，图中所示为比较器电路图。其中管子M50与M49的栅极分别作为 比较的正向、反向输入端，它们的源极和管子M51的漏极相连。M51的栅极接比较器时钟信 号CLK的反信号CLK_b。M49管子的漏极与M53、M56的栅极以及M54、M55、M57的漏极接在 一起，并作为输出信号Q_b。Q_b信号经过一个反相器F17,产生另一输出信号Q。M50的漏 极与M54、M57的栅极以及M52、M53、M56的漏极接在一起，用做输出信号Q' _b。Q' _b信号 经过一个反相器F18,产生另一输出信号Q'。管子M56和M57的源极接在一起，并与M58管 子的漏极相连。M52、M55和M58的栅极都由异步时钟产生器产生的时钟信号CLK控制。该 电路的工作原理为，在时钟信号CLK为低电平的时，CLK_b为高电平，比较器处于置位阶段。 管子M49和M50将两输入电压的差值放大，此时M52和M55管子打开，将信号Q_b和Q' _b 都拉到接近VDD的高电平，经过反相器F17和F18,信号Q和Q'都为低电平。当时钟信号 CLK为高电平的时，CLK_b变为低电平，比较器处于比较阶段。此时如果Q_b信号电压高于 号电压，说明比较器反向输入端电压V-小于正向输入端电压V+，经过管子M53、M54、 M56、M57和M58的工作，Q_b将被拉至VDD，Q' _b被拉到GND，Q'信号变为高电平。而如果 Q_b信号电压低于Q'_b信号电压，说明比较器反向输入端电压V-大于正向输入端电压V+， 经过管子M53、M54、M56、M57和M58的工作，Q' _b将被拉至VDD，Q_b被拉到GND，Q信号变 为1?电平。
[0070] 本发明实施例提供的所述无寄存器异步逐次逼近型模数转换器的一次转换过程 主要包括如下阶段：
[0071] 采样阶段：如图2所示，第一组和第二组电容阵列中的电容下极板接GND线，第三 组和第四组电容阵列中的电容下极板接VDD线。与此同时，第一组和第三组电容阵列中电 容的上极板对输入信号Vip进行采样，并与比较器的正向输入端相接。第二组和第四组电 容阵列中电容的上极板对输入信号Vin进行采样，并与比较器的反向输入端相接。
[0072] 比较阶段：如图2所示，将四组电容阵列的上极板与差分输入对Vin和Vip的连接 断开，采样阶段结束，比较阶段开始。比较器对两输入信号进行比较，如果正向输入端信号 大于反向输入端信号，则逻辑控制开关控制第二组电容阵列的最高位位电容C14的下极板 接VDD线，第三组电容阵列最高位位电容C21的下极板接GND线，其余电容连接状态不变； 如果反向输入端信号大于正向输入端信号，贝 1J第一组电容阵列的最高位位电容C7的下极 板接VDD线，第四组电容阵列的最高位位电容C28的下极板接GND线，其余电容连接状态不 变。对C7、C14、C21、C28电容充放电结束后，比较器再次对两输入信号进行比较。
[0073] 后续比较过程：如图2所示，如果正向输入端电压高于反向输入端电压，第二组电 容阵列的次高位位电容C13的下极板接VDD线，第三组电容阵列次高位位电容C20的下极 板接GND线；如果正向输入端电压低于反向输入端电压，贝U第一组电容阵列的次高位位电 容C6的下极板接VDD线，第四组电容阵列的次高位位电容C27的下极板接GND线，其他电容 连接状态不变。以此类推，直到完成第7次比较。第7次比较中如果比较器的正向输入端 电压高，则将第三组电容阵列中最低一位位电容C15下极板连接GND线，其他电容连接状态 不变；如果比较器的反向输入端电压高，则将第四组电容阵列中最低一位位电容C22下极 板连接GND线，放电完成后比较器进行第8次比较，得出最低位数字码后输出8位数字码， 等待下次转换周期的到来。
[0074] 本发明的比较器、时钟产生器与逻辑开关控制器相当于一个闭环的反馈系统，时 钟产生器根据比较器的输出结果产生时钟信号的下降沿，时钟信号控制比较器停止工作， 进而驱动逻辑开关控制器开始工作。时钟产生器再根据逻辑开关控制器输出结果产生时钟 控制信号上升沿，驱动比较器开始对两输入进行比较。相比于现有技术，本发明的比较器进 行的比较工作无需由周期固定的外部控制信号驱动，因此整个异步寄存器型逐次逼近模数 转换器的工作速度得到了提高。
[0075] 以上所述的是本发明的优选实施方式，应当指出对于本【技术领域】的普通人员来 说，在不脱离本发明所述原理前提下，还可以作出若干改进和润饰，这些改进和润饰也应视 为本发明的保护范围。
【权利要求】
1. 一种无寄存器异步逐次逼近型模数转换器，其特征在于，包括： 数模转换器，用于获取一对差分输入信号； 比较器，用于对所述一对差分输入信号进行比较，得到一比较结果； 逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模转换 器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控制信 号，并存储所述比较结果； 异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较器工 作的异步时钟信号； 输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结果进 行输出。
2. 如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，其中所述 比较器、逻辑开关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生 器根据所述比较器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止 工作进而驱动所述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控 制器的输出结果产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进 行比较工作。
3. 如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述数模 转换器由第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列以及一对采样开关构 成； 其中，所述第一电容阵列和第三电容阵列中电容的上极板均接在所述比较器的正向输 入端；所述第二电容阵列和第四电容阵列中的电容上极板均接在所述比较器的反向输入 端；所述第一电容阵列和第二电容阵列中均有一个单位电容下极板恒接地，其余电容的下 极板分别连接一个由逻辑开关控制器控制的用于选择接地或者电源电压端的选择开关；所 述第三电容阵列和第四电容阵列中所有电容的下极板分别连接一个由逻辑开关控制器控 制的用于选择接地或者电源电压端的选择开关；一对所述采样开关分别与所述比较器的正 向输入端和反向输入端相连。
4. 如权利要求3所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述数模 转换器还包括： 一对空置电容，位于所述采样开关与所述比较器之间，所述一对空置电容的上极板分 别接在所述比较器的正向输入端和反向输入端，下极板恒接地。
5. 如权利要求3所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述第一 电容阵列、第二电容阵列、第三电容阵列和第四电容阵列均由7个电容构成，其中，2个电容 容值均为单位电容，其余5个电容容值以2为倍数递增。
6. 如权利要求5所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述逻辑 开关控制器包括第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制 模块、第五存储控制模块、第六存储控制模块、第七存储控制模块和存储模块； 其中，所述第一存储控制模块的第一输入端与第二外供时钟信号的反向输出端相连， 第一输出端与所述第二存储控制模块的第一输入端相连；所述第二存储控制模块的第一输 出端与所述第三存储控制模块的第一输入端相连；所述第三存储控制模块的第一输出端与 所述第四存储控制模块的第一输入端相连；所述第四存储控制模块的第一输出端与所述第 五存储控制模块的第一输入端相连；所述第五存储控制模块的第一输出端与所述第六存储 控制模块的第一输入端相连；所述第六存储控制模块的第一输出端与所述第七存储控制模 块的第一输入端相连；所述第七存储控制模块的第一输出端与所述存储模块的第一输入端 相连。
7. 如权利要求6所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述第一 存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制 模块、第六存储控制模块和第七存储控制模块均包括： 第一 MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS 管、第八MOS管、第九MOS管、第十MOS管、第i^一 MOS管、第十二MOS管、第十三MOS管、第 十四MOS管、第十五MOS管、第十六MOS管、第一反相器、第二反相器、第三反相器、第四反相 器、第五反相器、第六反相器、所述第一输入端和所述第一输出端； 其中，所述第一 MOS管的栅极和所述第二MOS管的栅极均与第二外供时钟信号的反向 输出端相连，所述第一 MOS管的漏极和所述第三MOS管的漏极均与所述第二反相器的输入 端相连，所述第二反相器的输出端与所述第一反相器的输入端和所述第四电容阵列中对应 的选择开关的输入端均相连，所述第一反相器的输出端与所述第一电容阵列中对应的选择 开关的输入端相连，所述第二MOS管的漏极和所述第四MOS管的漏极均与所述第四反相器 的输入端相连，所述第四反相器的输出端与所述第三反相器的输入端和所述第三电容阵列 中对应的选择开关的输入端均相连，所述第三反相器的输出端与所述第二电容阵列中对应 的选择开关的输入端相连，所述第三MOS管的源极和所述第四MOS管的源极分别与所述第 五MOS管的漏极和所述第六MOS管的漏极相连，所述第三MOS管的栅极和所述第四MOS管 的栅极均与所述第一输入端相连，所述第五MOS管的栅极和所述第六MOS管的栅极分别与 所述比较器的第一正向输出端和第二正向输出端相连，所述第五MOS管的源极和所述第六 MOS管的源极分别与所述第七MOS管的漏极和第八MOS管的漏极相连，所述第九MOS管的 栅极和第十MOS管的栅极分别与所述第一反相器的输出端和所述第二反相器的输出端相 连，所述第九MOS管的栅极和所述第十MOS管的漏极以及所述第十一 MOS管的漏极均与所 述第五反相器的输入端相连，所述第十一 MOS管的栅极与所述第二外供时钟信号的正向输 出端相连，所述第五反相器的输出端与所述第七MOS管的栅极和所述第八MOS管的栅极以 及所述第六反相器的输入端均相连，所述第六反相器的输出端与所述第十二MOS管的栅极 和所述第十五MOS管的栅极以及所述第一输出端均相连，所述第十二MOS管的漏极与所述 第十三MOS管的源极和所述第十四MOS管的源极均相连，所述第十三MOS管的栅极和所述 第十四MOS管的栅极分别与所述第一 MOS管的漏极和所述第二MOS管的漏极相连，所述第 十五MOS管的栅极和所述第十六MOS管的栅极分别与所述第一输出端和所述第二外供时钟 信号的正向输出端相连，所述第一 MOS管、第二MOS管、第九MOS管、第十MOS管以及第十二 MOS管的源极均与所述电源电压端相连，所述第七MOS管、第八MOS管、第i^一 MOS管、第 十五MOS管以及第十六MOS管的源极均接地。
8. 如权利要求7所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述存储 模块包括： 第一 MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第一反相 器和所述第一输入端； 其中，所述第一 MOS管的漏极和所述第三MOS管的漏极均与所述第一反相器的输入端 相连，所述第一反相器的输出端与所述输出器的输入端相连，所述第一 MOS管的栅极和所 述第二MOS管的栅极均与所述第二外供时钟信号的反向输出端相连，所述第二MOS管的漏 极和所述第四MOS管的漏极相连，所述第三MOS管的栅极和所述第四MOS管的栅极均与所 述第一输入端相连，所述第三MOS管的源极和所述第四MOS管的源极分别与所述第五MOS 管的漏极和所述第六MOS管的漏极相连，所述第五MOS管的栅极和所述第六MOS管的栅极 分别与所述比较器的第一正向输入端和第二正向输入端相连，所述第一 MOS管和所述第二 MOS管的源极均与所述电源电压端相连，所述第五MOS管和所述第六MOS管的源极均接地。
9. 如权利要求7所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述异步 时钟产生器包括： 第一 MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS 管、第八MOS管、第九MOS管、第十MOS管和第一输出端； 其中，所述第一 MOS管的源极和所述第二MOS管的源极均与所述电源电压端相连，所述 第一MOS管的栅极和所述第二MOS管的栅极分别与所述比较器的第二反向输出端和第一反 向输出端相连，所述第一 MOS管的漏极、第二MOS管的漏极、第三MOS管的漏极、第四MOS管 的漏极、第五MOS管的漏极、第六MOS管的漏极、第七MOS管的漏极、第八MOS管的漏极、第九 MOS管的漏极和第十MOS管的漏极连接在一起并与所述第二外供时钟信号的正向输出端通 过或非门与所述第一输出端相连，所述第三MOS管的栅极与所述第二外供时钟信号的正向 输出端相连，所述第四MOS管的栅极、所述第五MOS管的栅极、所述第六MOS管的栅极、所述 第七MOS管的栅极、所述第八MOS管的栅极、所述第九MOS管的栅极和所述第十MOS管的栅 极分别与所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模 块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第十三MOS管的漏极、 第十四MOS管的漏极、第十五MOS管的漏极和第十六MOS管的漏极相连。
10. 如权利要求8所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述第一 存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制 模块、第六存储控制模块和第七存储控制模块中的第二反相器的输出端均与所述输出器的 输入端相连。
【文档编号】H03M1/38GK104113340SQ201410319887
【公开日】2014年10月22日 申请日期:2014年7月7日 优先权日:2014年7月7日
【发明者】张靓, 李登全, 朱樟明, 杨银堂 申请人:西安电子科技大学