一种带自校准功能的延时采样电路的制作方法
【专利摘要】本发明公开一种带自校准功能的延时采样电路，延时采样电路包括脉冲产生电路、复制路径单元、校准延时电路、边沿采样电路以及延时采样控制模块构成。其中复制路径单元处于可变电压区内，而其他部分处于固定电压区内。本发明可用于反映芯片的时序状况，并指导芯片的电压调节，电路提供两种工作模式：自校准模式和自适应电压调节模式。两种模式配合自适应电压调节协同工作时，可以有效的防止芯片在运行过程中由于环境变化而导致的测量偏差，同时兼顾实时性与可靠性，能让所监测的电路工作在所需的最低电压下，从而有效降低电路功耗。
【专利说明】一种带自校准功能的延时采样电路
【技术领域】
[0001]本发明涉及一种带自校准功能的延时采样电路，该电路可用于反映芯片由于工艺、温度和电压状况变化而发生的时序偏差状况。整个电路由纯数字逻辑实现，属于数字集成电路设计领域。
技术背景
[0002]随着集成电路工艺尺寸的进一步缩小以及手持移动设备的快速发展，功耗已经成为系统芯片设计中的一项重要指标。在传统的数字集成电路设计过程中，设计者为了应对最差情况下的电路变化，通常选择最坏情况作为芯片的设计条件，“最坏情况”综合考虑了电路中可能存在的电压抖动，温度波动，工艺偏差(如栅长波动、掺杂波动等)、耦合噪声等各种参数波动的不利影响，但这些不利时序偏差因素实际很难同时发生，因此最坏情况可能根本不会发生，这就造成所选择的工作电压过于保守，从而造成不必要的功耗浪费。
[0003]为降低电路这种过多的设计余量，近年来基于片上监测的自适应电压调节方法(AdaptiveVoltageScaling, AVS)被广泛研究,它可以有效的抑制芯片的工艺偏差，其核心思想是通过片上监测单元将工艺、电压和温度变化(Process, Voltage&Temperaturevariat1n, PVT)以及噪声、老化等因素转化为监测单元的时序延时，然后根据延时关系动态调节供电电压值，从而降低芯片总功耗。
[0004]动态电压频率调节技术(DynamicVoltageandFrequencyScaling,DVFS)是一种有效的低功耗技术，主要根据芯片工作的具体的负载情况在预先建立好的电压-频率查找表中选择合适的电压和频率，使芯片工作在符合当前应用的最低功耗下，但这种控制方式没有对芯片工作情况的反馈机制，不能够适应实时的变化，调控有一定的盲目性，而且出现查找表以外的特殊状况更是无从应对，容易导致电压频率与芯片实际性能需求的不一致，功耗降低效果有限。为了克服开环控制实时性差的特点，在此以后基于片上时序监测的低功耗技术迅速发展，成为研究的热点。
[0005]片上时序监测技术从控制方面可分为调节电压的自适应电压调节技术，调节频率的自适应频率调节技术(AdaptiveFrequencyScaling, AFS)以及调节衬底偏置的自适应衬底偏置技术(AdaptiVeBodyBiaS，ABB)，而从监测方面又可分为直接监测和间接监测。基于直接监测方式是对芯片中实际关键路径进行监测，与被监测电路存在逻辑关联，并将不同PVT状态下的变化归结为关键路径上的时序变化，从而能够精确的反映芯片的实际工作情况。由于直接监测法监测的是芯片中的真实关键路径，因而与设计的整体架构联系紧密，该方法虽然可以进一步压缩电路的时序裕量，但过低的供电电压使芯片稳定性变差，甚至发生时序错误。基于间接监测单元的自适应技术是指监测单元与被被监测电路没有直接的逻辑联系，监测结果依赖于传感器模型的精度和位置，可以反映整个被监测电路全局PVT变化情况，但无法确定芯片中真实关键路径延时是否紧张或发生违规，因而设计过程中仍需留有一定的时序裕量，防止真实路径发生时序违规。间接监测技术的优点在于，由于采样单元与被测电路没有逻辑上的联系，上层调节系统设计复杂度较低，通用性较好。
[0006]延时采样电路主要是用于测量时序监测单元的延时值以反映被监测电路的时序状况。最简单的设计是直接将复制路径首尾相连形成振荡环，并用计数器对振荡环在固定时间间隔内周期数作统计，得出整个延时链的时序状况。这种设计简单有效，常用于测量芯片所在工艺角，供AVS模块校准参数。但振荡环测量的稳定性较差，较小的环境变化都能弓I起很大的相位偏差，这种过于敏感的特性反而不利于芯片PVT的监测；另外，由于振荡环的周期测量需要多个时钟周期才能完成，反应时间比较缓慢。对于AVS设计的监测单元而言，振荡环的稳定性和实时性都无法胜任。
[0007]作为监测单元延时的工具，延时采样电路必须确保PVT变化不会影响测量的结果，这就要求固定延时区域在不同PVT下都保持固定，否则测量出的复制路径延时是不准确的。
【发明内容】
[0008]发明目的:由于PVT偏差的存在，传统芯片设计需要留有较大的安全裕量，这些裕量造成了巨大的浪费，自适应电压调节技术可以有效的抑制PVT偏差，从而降低芯片功耗，而自适应电压调节系统降低功耗的效果依赖于准确的延时测量。本发明的目的就在于提供一种延时采样电路，其带有自校准功能，可以快速有效的降低测量误差，使片上时序测量更为精确，为自适应电压调节系统提供更加准确的芯片时序状况，为芯片的电压调节提供可靠依据。
[0009]技术方案:本发明所述的带自校准功能的延时采样电路包括脉冲产生电路、复制路径单元、校准延时电路、边沿采样电路以及延时采样控制模块，
[0010]脉冲产生电路在延时采样控制模块输出的参考时钟控制下产生输入复制路径单元的脉冲信号和输入边沿采样电路的两种采样时钟；
[0011]复制路径单元是被监测电路关键路径的副本，在延时采样电路处于自校准模式时被旁路，处于自适应电压调节模式时被接入电路中，其输出连接至校准延时电路；
[0012]校准延时电路根据延时采样控制模块输出的延时选择信号动态调节复制路径单元输出信号的延时大小，其输出连接至边沿采样电路；
[0013]边沿采样电路在采样时钟的控制下对校准延时电路的输出信号进行采样，并将采样结果输出至延时采样控制模块；
[0014]延时采样控制模块包括自校准控制单元和模式控制单元，模式控制单元产生模式选择信号，用来控制延时采样电路处于自校准模式或自适应电压调节模式，控制校准延时电路实现两种采样时钟的切换以及复制路径单元的旁路与接入；若处于自校准模式，则自校准控制单元根据边沿采样电路输出的采样结果调节并输出所述延时选择信号；若处于自适应电压调节模式，则模式控制单元将边沿采样电路输出的采样结果送入外部的自适应电压调节单元，供其对被监测电路进行电压调节。
[0015]本发明还提供了如下技术方案，一种带自校准功能的延时采样电路，包括脉冲产生电路、复制路径单元、校准延时电路、边沿采样电路以及延时采样控制模块，校准延时电路(3)包含二选一数据选择器MUX1、MUX2:
[0016]所述的脉冲产生电路由一个触发器和一个异或逻辑单元组成，触发器的Q非输出端与D输入端相连，Q输出端与复制路径单元的输入端相连，Q非输出端还连接二选一数据选择器MUX2的一个输入端和异或逻辑单元的一个输入端，异或逻辑单元的另一个输入端连接延时采样控制模块输出的参考时钟信号，异或逻辑单元的输出端连接二选一数据选择器MUX2的另一个输入端；
[0017]所述的复制路径单元是被监测电路关键路径的副本，其输入、输出端分别连接二选一数据选择器MUXl的两个输入端；
[0018]所述的校准延时电路包括M+1个四选一数据选择器，分成两级延时电路:第一级延时电路由I个四选一数据选择器构成，第二级延时电路由M个四选一数据选择器构成，第一级延时电路中四选一数据选择器的每个输入端分别串联N个标准延时单元后首尾相连形成一条完整延时链，延时链第一个标准延时单元的输入端连接二选一数据选择器MUXl的输出端；第二级延时电路中第一个四选一数据选择器的首个输入端连接第一级延时电路四选一数据选择器的输出端，其余输入端每个串联一个标准延时单元后首尾相连，两级延时电路中，前一个四选一数据选择器的输出端连接后一个四选一数据选择器第一个输入端，其中，M、N满足公式M = [N/3], [*]表示向上取整，N由PVT对延时采样电路的偏差情况决定；
[0019]所述边沿采样电路由K级触发器并联构成，相邻触发器的D输入端之间插入标准延时单元，第一级触发器的D输入端连接第二级延时电路最后一个四选一数据选择器的输出端，各级触发器的时钟端分别连接二选一数据选择器MUX2的输出端，各级触发器的Q输出端输出采样结果到采样控制模块；
[0020]所述的延时采样控制模块由自校准控制单元和模式控制单元组成，自校准控制单元的延时选择信号输出端分别连接校准延时电路中四选一数据选择器的控制端，模式控制单元的模式选择信号输出端分别连接二选一数据选择器MUX1、MUX2的控制端。
[0021]本发明中，延时采样电路属于片上调节，即它与被监测的电路做在同一芯片上，从而可以实时的监测电路的延时情况，以便更有效的发挥电压调节的作用。电路有两种工作模式:自校准模式和自适应电压调节模式。自校准模式用于调节延时采样电路的自身延时，以应对工艺电压和温度对采样结果的影响；自适应电压调节模式用于获取复制路径单元的延时，以反映被监测电路的时序，并将测量结果输出给外部自适应电压控制单元，作为自适应电压控制单元对被监测电路进行电压调节的依据。脉冲产生电路用于产生监测脉冲(即输入复制路径单元的脉冲信号)和边沿采样电路的采样时钟，监测脉冲为参考时钟的二分频，自适应电压调节模式下的采样时钟为监测脉冲的反相信号，自校准模式下的采样时钟是通过监测脉冲和参考时钟异或得到；复制路径单元为复制的被监测电路的关键路径副本，用来模拟真实的芯片关键路径延时状况，与被监测电路一起处于可变电压区内，而其他部分处于固定电压区内使得测量准确；校准延时电路则是用于补偿不同PVT对采样单元的影响，使得固定电压域的固定延时区域的延时保持恒定，不受PVT变化的影响，即校准延时电路根据PVT的情况增加或减小校准延时，使延时采样电路到固定阈值位的总延时保持半个周期长度。阈值定义为固定延时区域总长度为半个时钟周期，对应于采样触发器所处的bit位称为阈值位。边沿采样电路由多级触发器构成，每级之间插入标准延时单元(为偶数个反相器，以保证翻转方向一致)，每一级延时单元即反相器的输出都较前一级输出有所延迟，各触发器在监测脉冲的上升沿对经过复制路径的延时信号进行采样，如果对应的反相器已翻转，则对应的触发器会采样到高电平，反之只能采到低电平。由于各个触发器在采样点处的反相器发生翻转的时刻都不相同，且复制路径的延时越长，翻转时间越晚，触发器采样时发生翻转的反相器个数越少，采样的高电平数目也越少。这样，触发器的输出端高电平的个数就直接反映复制路径的延时长度，即芯片的关键路径的延时长度。
[0022]本发明与现有技术相比，其有益效果是:
[0023]1.本发明带有自校准功能，能很好地应对PVT偏差对延时采样结果的影响，且可以有效的防止采样误差随采样级数的增加而累积，从而提高采样准确性。
[0024]2.与传统的基于环振电路的延时采样电路相比，本发明可以快速采集延时信息，不需要在多周期内通过计数的方式得到延时信息。
[0025]3.本发明的延时采样控制模块可以在校准模式和自适应电压调节模式之间交替工作，可以有效的防止芯片在运行过程中由于环境变化而导致的测量偏差，同时兼顾实时性与可靠性:在需要降电压时先校准后降压，在需要升电压时先升电压后校准。
[0026]4.本发明采用全数字CMOS构成，与被监测电路集成在一起，可进行实时监测。相比于采样模拟器件的延时监测电路，本发明的电路设计过程兼容数字电路设计的EDA工具。
【专利附图】
【附图说明】
[0027]图1为本发明的电路结构框图；
[0028]图2为本发明的校准延时电路结构以及整个延时路径的示意图；
[0029]图3为本发明在两种不同模式下的各主要信号的时序图；
[0030]图4为本发明的边沿采样单元所得采样结果示意图；
[0031]图5为本发明的自校准电路在校准目标下的校准控制字和采样触发器的值；
[0032]图6为本发明的自校准控制单元的控制流程图；
[0033]图7为本发明的自校准控制电路的控制波形图；
[0034]图8为本发明运用于被监测电路的调节仿真图。
【具体实施方式】
[0035]下面以CM0S0.18 μ m工艺下的一个具体设计实例对本发明技术方案进行详细说明。
[0036]如图1所示，本发明所述的带自校准功能的延时采样电路，包括脉冲产生电路1、复制路径单元2、校准延时电路3、边沿采样电路4以及延时采样控制模块5，校准延时电路3包含二选一数据选择器MUXl、MUX2。
[0037]脉冲产生电路I由一个触发器和一个异或逻辑单元组成，触发器的Q非输出端与D输入端相连，输出为参考时钟Clock的二分频，作为脉冲信号输入复制路径单兀2, Q非端信号用作自适应调节模式的采样时钟Clock_aVS，Q非端信号与参考时钟Clock相异或得到自校准模式的采样时钟Clock_cal。
[0038]复制路径单元2是被监测电路关键路径的副本。
[0039]校准延时电路3由数据选择器(MUX)和标准延时单元构成，标准延时单元选自工艺库中延时变化较为稳定的反相器或缓冲器BUFF，由偶数个基本反相器串联连接而成，其延时时间为标准延时时间Ttlt5其中M+1个四选一 MUX分成两级延时电路:第一级由I个MUX构成，第二级由M个MUX构成。第一级校准MUX每个选通端口串联N个标准延时单元，选通端口之间首尾相连形成一条完整延时链，共计4N个标准延时单元，延时链第一个标准延时单元的输入端连接二选一数据选择器MUXl的输出端；第二级延时电路第一个四选一数据选择器的首个输入端连接第一级延时电路四选一数据选择器的输出端，其余输入端每个串联一个标准延时单元后首尾相连，两级延时电路中，前一个四选一数据选择器的输出端连接后一个四选一数据选择器第一个输入端，共计3M个。M、N满足公式M= [N/3]，其中[*]表示向上取整，N由PVT对延时采样单元的偏差情况、所需监测精度以及标准延时Ttl的大小联合决定，偏差较大、精度较大、Ttl较小，则所需的数据选择器数目较大。
[0040]边沿采样电路4由K级触发器并联构成，相邻触发器的D输入端之间插入标准延时单元，第一级触发器的D输入端连接第二级延时电路最后一个四选一数据选择器的输出端，各级触发器的时钟端分别连接二选一数据选择器MUX2的输出端，各级触发器的Q输出端输出采样结果到采样控制模块5，各触发器均在监测时钟的上升沿对监测脉冲延时信号采样。
[0041]延时采样控制模块5由自校准控制单元和模式控制单元两部分组成，延时采样控制模块5由通用的数字电路设计方法设计而成(例如用VerilogHDL描述其功能，可经标准数字电路设计工具生成相应的电路)，下面具体描述其功能。自校准控制单元根据采样结果调节延时选择信号sel_num，补偿因不同工艺、温度和电压对测量电路的影响，当模式控制单元输出模式选择信号seljnode = 1，整个电路处于自校准模式，复制路径单元2被旁路，边沿采样电路4的采样时钟为Clock_cal。当模式控制单元输出模式选择信号sel_mode =0，整个电路处于自适应电压调节模式下，延时采样电路的输出被模式控制单元送入外部的自适应电压调节单元，用来调节被监测电路的电压，此时复制路径单元2被接入电路，边沿采样电路4的采样时钟为Clock_avs。
[0042]本实施例为叙述方便,将阈值定义为固定延时区域总长为半个周期，对应于采样触发器的bit位称为阈值位。同时取复制路径延时长度为真实路径的一半，确保总延时不会超过一个周期。由于PVT的变化使得图2中的固定延时单元发生变化，因而在AVS控制单元进行电压调节时，需要首先对固定延时区域进行校准。模式选择信号seljnode为高电平时延时采样电路处于自校准模式，为低电平时处于自适应电压调节模式(AVS模式)。两种模式的波形可参见图3，前一段为AVS模式，后一段为自校准模式，二者所用的时钟信号不同。脉冲产生电路根据延时采样控制模块5输出的参考时钟Clock产生监测脉冲Detect_puls，当延时采样电路处于自适应电压调节模式时，监测脉冲通过复制路径单元2进入边沿采样电路，边沿采样电路4中的各触发器在采样时钟Clock_aVS上升沿对延时信号采样，前几级触发器数据来的较早，采样结果也为高电平，随着延时长度的增加，后级触发器将不能在采样时钟上升沿得到正确的值，结果为低电平，这样，触发器的输出端高电平的个数就直接反映的整个被监测电路的延时情况。当处于校准状态时，监测脉冲不经由复制路径单元2之间进入边沿采样电路4，而采样触发器的时钟变为Clock_cal，相当于在参考时钟Clock的下降沿对脉冲信号采样，按上面阈值位的定义，当校准延时调整到阈值位为O时，其之前的延时值刚好为半个周期，使得固定延时区总延时保持不变。
[0043]本发明的具体实施方案将边沿采样单元的触发器设计为20个，阈值位设置成第16为，如图4所示，后4位采样值作为测量辅助位使用，具体设置如表I所示。
[0044]校准延时电路3采用两级延时调节的方式，第一级为粗调，采用I个四选一数据选择器(MUX)作为调节器件，校准精度1TcZbit,产生1TcJIj^Ttl四种延时值，该级主要用于应对不同芯片间的工艺偏差。第二级的校准精度为ITcZbit,由4个(Μ = 4)四选一 MUX构成，可以产生O~OTtl的10种延时值，恰好可以覆盖第一级调节直接的间隔，使得校准电路可以在1Ttl到50Τ。之间以lTQ/bit的精度进行调节。
[0045]表1延时采样电路设计参数
[0046]
【权利要求】
1.一种带自校准功能的延时采样电路，其特征在于包括脉冲产生电路(I)、复制路径单元(2)、校准延时电路(3)、边沿采样电路(4)以及延时采样控制模块(5)， 脉冲产生电路(I)在延时米样控制模块(5)输出的参考时钟控制下产生输入复制路径单元(2)的脉冲信号和输入边沿采样电路(4)的两种采样时钟； 复制路径单元(2)是被监测电路关键路径的副本，在延时采样电路处于自校准模式时被旁路，处于自适应电压调节模式时被接入电路中，其输出连接至校准延时电路； 校准延时电路(3)根据延时采样控制模块(5)输出的延时选择信号动态调节复制路径单元(2)输出信号的延时大小，其输出连接至边沿采样电路(4)； 边沿采样电路(4)在采样时钟的控制下对校准延时电路(3)的输出信号进行采样，并将采样结果输出至延时采样控制模块(5)； 延时采样控制模块(5)包括自校准控制单元和模式控制单元，模式控制单元产生模式选择信号，用来控制延时采样电路处于自校准模式或自适应电压调节模式，控制校准延时电路(3)实现两种采样时钟的切换以及复制路径单元(2)的旁路与接入；若处于自校准模式，则自校准控制单元根据边沿采样电路(4)输出的采样结果调节并输出所述延时选择信号；若处于自适应电压调节模式，则模式控制单元将边沿采样电路输出的采样结果送入外部的自适应电压调节单元，供其对被监测电路进行电压调节。
2.一种带自校准功能的延时采样电路，其特征在于包括脉冲产生电路(I)、复制路径单元(2)、校准延时电路(3)、边沿采样电路(4)、延时采样控制模块(5)，所述校准延时电路(3)包含二选一数据选择器MUX1、MUX2: 所述的脉冲产生电路(I)由一个触发器和一个异或逻辑单元组成，触发器的Q非输出端与D输入端相连，Q输出端与复制路径单元(2)的输入端相连，Q非输出端还连接二选一数据选择器MUX2的一个输入端和异或逻辑单元的一个输入端，异或逻辑单元的另一个输入端连接延时采样控制模块(5)输出的参考时钟信号，异或逻辑单元的输出端连接二选一数据选择器MUX2的另一个输入端； 所述的复制路径单元(2)是被监测电路关键路径的副本，其输入、输出端分别连接二选一数据选择器MUXl的两个输入端； 所述的校准延时电路(3)还包括M+1个四选一数据选择器，分成两级延时电路:第一级延时电路由I个四选一数据选择器构成，第二级延时电路由M个四选一数据选择器构成，第一级延时电路中四选一数据选择器的每个输入端分别串联N个标准延时单元后首尾相连形成一条完整延时链，延时链第一个标准延时单元的输入端连接二选一数据选择器MUXl的输出端；第二级延时电路中第一个四选一数据选择器的首个输入端连接第一级延时电路四选一数据选择器的输出端，其余输入端每个串联一个标准延时单元后首尾相连，两级延时电路中，前一个四选一数据选择器的输出端连接后一个四选一数据选择器第一个输入端，其中，M、N满足公式M=[N/3]，[*]表示向上取整，N由PVT对延时采样电路的偏差情况决定; 边沿采样电路(4)由K级触发器并联构成，相邻触发器的D输入端之间插入标准延时单元，第一级触发器的D输入端连接第二级延时电路最后一个四选一数据选择器的输出端，各级触发器的时钟端分别连接二选一数据选择器MUX2的输出端，各级触发器的Q输出端输出采样结果到采样控制模块(5)； 所述的延时采样控制模块(5)由自校准控制单元和模式控制单元组成，自校准控制单元的延时选择信号输出端分别连接校准延时电路(3)中四选一数据选择器的控制端，模式控制单元的模式选择信号输出端分别连接二选一数据选择器MUX1、MUX2的控制端。
3.根据权利要求2所述的带自校准功能的延时采样电路,其特征在于:所述校准延时电路(3)采用两级延时调节的方式，第一级为粗调，校准精度NTcZbit,产生NTtl到4Ν?；四种延时值，其中Ttl是标准延时单元的延时时间，该级主要用于应对不同芯片间的工艺偏差，第二级的校准精度为ITcZbit，产生(T(N-1)Ttl的N种延时值，使得整体的校准电路在NTtl到5NT。之间以lTQ/bit的精度进行调节。
4.根据权利要求2所述的带自校准功能的延时采样电路,其特征在于:自校准控制单元根据延时采样电路所处的工作模式控制校准延时电路(3)实现边沿采样电路(4)两种采样时钟的切换以及复制路径单元(2)的旁路与接入，并在延时采样电路处于自校准模式时根据边沿采样电路(4)输出的采样结果调节延时选择信号，模式控制单元在延时采样电路处于自适应电压调节模式时将边沿采样电路输出的采样结果送入外部的自适应电压调节单元，供其对被监测电路进行电压调节。
5.根据权利要求2所述的带自校准功能的延时采样电路，其特征在于:所述延时采样控制模块(5)在自校准模式和自适应电压调节模式之间交替工作，在需要降电压时先校准后降压，在需要升电压压时先升电压后校准。
6.根据权利要求2所述的带自校准功能的延时采样电路，其特征在于:所述标准延时单元由偶数个基本反相器串联连接而成，其延时时间为标准延时时间Tc^
【文档编号】H03K17/28GK104135256SQ201410366145
【公开日】2014年11月5日 申请日期:2014年7月29日 优先权日:2014年7月29日
【发明者】单伟伟, 金海坤 申请人:东南大学