共源共栅h桥预驱动器的制造方法
【专利摘要】本发明涉及一种共源共栅H桥预驱动器。本发明的方面包含一种电路(200)，其具有共源共栅H桥(202)、上部电压供应组件(206)、下部电压供应组件(212)及预驱动器组件(216)。所述共源共栅H桥(202)经布置以提供用于驱动负载(26)的驱动信号。所述上部电压供应组件(206)可将上部供应电压提供到所述共源共栅H桥(202)。所述下部电压供应组件(212)可将下部供应电压提供到所述共源共栅H桥(202)。所述预驱动器组件(216)可将预驱动信号提供到所述共源共栅H桥(202)，其中预驱动器组件(216)具有第一电压源及第二电压源。所述第一电压源可提供上部摆幅电压，且所述第二电压源可提供下部摆幅电压。所述预驱动器组件(216)可基于所述上部摆幅电压、所述下部摆幅电压以及所述上部供应电压(206)及所述下部供应电压(212)中的一者而提供所述预驱动信号。
【专利说明】共源共栅H桥预驱动器
【技术领域】
[0001]本发明大体来说涉及H桥传输器。
【背景技术】
[0002]图1展示常规H桥传输器。尽管H桥传输器可用于多个驱动器应用中，但下文使用低电压DC电动机应用来解释H桥操作。
[0003]在所述图中，常规H桥传输器100包含H桥102、上部参考电压源104及下部参考电压源 106。H 桥 102 包含场效应晶体管(FET) 108、FET 110,FET 112 及 FET 114。FET 108为 NMOS FET, FET 110 为 NMOS FET, FET 112 为 PMOS FET，且 FET 114 为 PMOS FET。
[0004]如图中所展示，FET 108经布置为H桥102的左上腿(leg)，而FET 110经布置为H桥102的右上腿。FET 112经布置为H桥102的左下腿，而FET 114经布置为H桥102的右下腿。
[0005]输入信号116驱动FET 108的栅极且输入信号118驱动FET 110的栅极。输入信号120驱动FET 112的栅极且输入信号122驱动FET 114的栅极。输出端子124及输出端子126布置为H桥102的传输器输出。如跨越输出端子124及输出端子126施加的传输负载128表不H桥传输器100驱动的负载。
[0006]上部参考电压源104及下部参考电压源106设定输出端子124与126之间及因此到传输负载128的电压摆幅极限。跨越传输负载128的信号振幅及极性由输入信号116、118,120 及 122 设定。
[0007]出于论述的目的，考虑H桥102针对常规基本低电压DC电机控制的操作。在第一状态中，输入信号116及122分别致动FET 108及114的栅极，而输入信号118及120不分别致动FET 110及112的栅极。在此第一状态中，电流将从输出端子124穿过传输负载128流到输出端子126，以使得电机将沿第一方向转动。在第二状态中，输入信号116及122不分别致动FET 108及114的栅极，而输入信号118及120分别致动FET 110及112的栅极。在此第二状态中，电流将从输出端子126穿过传输负载128流到输出端子124，以使得电机将沿与第一方向相反的第二方向转动。
[0008]然而，针对高DC电压应用，上文所描述的基于CMOS的H桥实施方案在无晶体管损坏的情况下支持必要电压摆幅方面呈现一挑战。
[0009]需要一种利用CMOS逻辑的H桥传输器，但其中设计支持常规上仅由常规较高电压半导体技术(例如双极)支持的输出驱动电压。
【发明内容】
[0010]本发明的方面实现一种利用CMOS逻辑的H桥传输器，但其中设计支持常规上仅由常规较高电压半导体技术(例如双极)支持的输出驱动电压。本发明的方面可支持多个高电压应用，其非限制性实例为用于硬盘驱动器(HDD)读取/写入头的驱动器。
[0011]本发明的方面包含一种电路，其具有共源共栅H桥、上部电压供应组件、下部电压供应组件及预驱动器组件。所述共源共栅H桥经布置以提供用于驱动负载的驱动信号。所述上部电压供应组件可将上部供应电压提供到所述共源共栅H桥。所述下部电压供应组件可将下部供应电压提供到所述共源共栅H桥。所述预驱动器组件可将预驱动信号提供到所述共源共栅H桥，其中预驱动器组件具有第一电压源及第二电压源。所述第一电压源可提供上部摆幅电压，且所述第二电压源可提供下部摆幅电压。所述预驱动器组件可基于所述上部摆幅电压、所述下部摆幅电压以及所述上部供应电压及所述下部供应电压中的一者而提供所述预驱动信号。
[0012]本发明的额外优点及新颖特征部分地在以下描述中加以陈述且部分地将在所属领域的技术人员审阅下文后变得显而易见或可通过本发明的实践获知。可借助于所附权利要求书中特别指出的手段及组合来实现及达成本发明的优点。
【专利附图】
【附图说明】
[0013]并入本说明书中并构成本说明书的一部分的附图图解说明了本发明的示范性实施例，并与本描述一起用于解释本发明的原理。在图式中:
[0014]图1图解说明用于驱动DC电动机的常规H桥传输器；
[0015]图2图解说明使用适合于包含高电压应用的HDD应用的共源共栅CMOS FET晶体管及晶体管栅极预驱动器的H桥传输器；
[0016]图3图解说明用于开关/共源共栅晶体管对的预驱动器；
[0017]图4是图解说明实施本发明的方面的预驱动器电路的组件图式；
[0018]图5是图4的组件图式的电路层级表示；
[0019]图6图解说明表示预驱动器输入缓冲功能的图5的部分；
[0020]图7图解说明表示驱动器功能的图5的部分；
[0021]图8图解说明表示输出缓冲器功能的图5的部分；
[0022]图9图解说明表示电压参考功能的图5的部分；
[0023]图10是允许电压参考值的调整及设定的实施例的组件图式；且
[0024]图11是除电压参考值以外还允许预驱动器输出缓冲器驱动强度的调整及设定的实施例的组件图式。
【具体实施方式】
[0025]本发明提供H桥传输器在CMOS逻辑中的高功率实施方案。
[0026]本发明的方面提供一种H桥传输器，其包含共源共栅CMOS FET晶体管、源极跟随器电压参考及用以驱动H桥晶体管栅极的预驱动器。与用于高电压驱动电路及用于附随逻辑电路的CMOS的双极技术的常规使用相比，在以CMOS实施两者且本发明的方面允许此情形时实现制作简单性及成本效益方面的大的益处。根据本发明的方面的H桥传输器可用于多种较高电压应用中。一个非限制性实例为用于HDD读取/写入头的驱动器，因为HDD还可使用低电压逻辑电路来操纵用于存储的数据。通过使用晶体管共源共栅来实现呈高电压设定的CMOS晶体管的过电压保护。晶体管的共源共栅需要对内部电压摆幅及经比例缩放共源共栅电压的严格控制以便维持高效功能操作。这通过使用所述预驱动器及源极跟随器电压参考来实现。所述预驱动器还允许对设计的修整以适应不同客户负载要求。
[0027]针对例如HDD驱动电路的应用采用共源共栅CMOS FET的H桥传输器实施方案具有数个挑战。为了满足所述应用的所需性能，可存在对设定电压摆幅极限及共源共栅开关的经比例缩放电平的电压参考的严格控制。可经由电池参考而非使用更一般的电流源来设定输出的上部及下部摆幅极限。此外，可将开关电平设定为对应于那些摆幅极限以便维持效率及功能操作。此外，可将共源共栅电压摆幅极限设定为对应于相对于开关电压电平的适当经比例缩放电压，且每一开关不仅可在功能上独立而且可在切换时完全地启用及停用。
[0028]通过使用预驱动器及源极跟随器电压参考，本发明的方面成功地解决及克服上文所列的所有挑战。
[0029]现在将参考图2-10详细地解释本发明的方面。
[0030]图2图解说明类似于图1中所描述的H桥但使用适合于包含HDD应用的高电压应用的共源共栅CMOS FET晶体管及晶体管栅极预驱动器的H桥传输器。
[0031]如图中所展示，系统200包含共源共栅H桥传输器202、供应电压204、电压参考206、FET 208、接地210、电压参考212、FET 214、预驱动器对216、预驱动器对218、预驱动器对 220 及预驱动器对 222。FET 208 为 NMOS FET,且 FET 214 为 PMOS FET。
[0032]共源共栅H桥传输器202包含开关FET 224、开关FET 226、共源共栅FET 228、共源共栅FET 230、开关FET 232、开关FET 234、共源共栅FET 236、共源共栅FET 238及传输负载 260。FET 224、226、228 及 230 为 NMOS FET，而 FET 232、234、236 及 238 为 PMOS FET。
[0033]电压参考206及FET 208相对于供应电压204布置为基于源极跟随器的上部电压参考。电压参考212及FET 214相对于接地210布置为基于源极跟随器的下部电压参考。
[0034]开关FET 224及共源共栅FET 228布置为共源共栅H桥传输器202的左上腿，而开关FET 226及共源共栅FET 230布置为共源共栅H桥传输器202的右上腿。开关FET 232及共源共栅FET 236布置为共源共栅H桥传输器202的左下腿，而开关FET 234及共源共栅FET 238布置为共源共栅H桥传输器202的右下腿。输出端子256及输出端子258布置为共源共栅H桥传输器202的输出。如跨越输出端子256及输出端子258施加的传输负载260表不共源共栅H桥传输器202所驱动的负载。
[0035]预驱动器216经布置以分别经由端子240及端子242驱动开关FET 224及共源共栅FET 228的栅极。预驱动器218经布置以分别经由端子244及端子246驱动开关FET226及共源共栅FET 230的栅极。预驱动器220经布置以分别经由端子250及端子248驱动开关FET 232及共源共栅FET 236的栅极。预驱动器222经布置以分别经由端子254及端子252驱动开关FET 234及共源共栅FET 238的栅极。
[0036]电压参考206及电压参考212中的每一者为可调整的。对电压参考206及电压参考212的调整将共源共栅H桥传输器202的输出的最大电压摆幅设定在由供应电压204设定的极限与接地210之间。通过在多个CMOS FET晶体管之间共享总电压摆幅(因此为共源共栅布置)来实现处置高输出电压摆幅的能力。每一晶体管仅处置总H桥电压摆幅的其自身的部分，其中每一晶体管的电压摆幅个别地由预驱动器设定。举例来说，预驱动器216设定开关FET 224及共源共栅FET 228的操作电压摆幅。类似地，其它腿的开关及共源共栅FET电压摆幅由其相应预驱动器设定。
[0037]出于论述的目的，考虑共源共栅H桥传输器202针对常规基本DC电机控制的操作。在第一状态中，端子240及242处的输入信号分别致动开关FET 224及共源共栅FET228的栅极，且端子254及252处的输入信号分别致动开关FET 234及共源共栅FET 238的栅极，而端子244及246处的输入信号不分别致动开关FET 226及共源共栅FET 230的栅极，且端子250及248处的输入信号不分别致动开关FET 232及共源共栅FET 236的栅极。在此第一状态中，电流将从输出端子256穿过传输负载260流到输出端子258，以使得电机将沿第一方向转动。在第二状态中，端子240及242处的输入信号不分别致动开关FET 224及共源共栅FET 228的栅极，且端子254及252处的输入信号不分别致动开关FET 234及共源共栅FET 238的栅极，而端子244及246处的输入信号分别致动开关FET 226及共源共栅FET 230的栅极，且端子250及248处的输入信号分别致动开关FET 232及共源共栅FET 236的栅极。在此第二状态中，电流将从输出端子258穿过传输负载260流到输出端子256,以使得电机将沿与第一方向相反的第二方向转动。
[0038]简略地参考为常规情况的图1的H桥102，应注意，当比较H桥102的操作与共源共栅H桥传输器202的操作时，H桥102的四个腿中的每一者仅包含单个晶体管，而H桥传输器H桥202的四个腿中的每一者包含呈共源共栅布置的两个晶体管。举例来说，H桥102的左上腿包含由于不存在共源共栅而为开关晶体管的FET 116，而共源共栅H桥传输器202的左上腿包含开关FET 224及共源共栅FET 228两者。如较早所描述，共源共栅FET 228、230,236及238不仅提供分别从开关FET 224、226、232及234到传输负载260的电流路径，而且也用于处置可在传输负载260处出现的为供应电压204与接地210之间的电压的最大电压摆幅的一部分。与图1的H桥102的处置整个电压摆幅的开关FET (FET 108、110、112及114)相比，这使得开关FET 224、226、232及234仅处置最大电压摆幅的一部分。因此，在其中用于H桥102及共源共栅H桥传输器202的FET的晶体管击穿电压及穿通电压相同且共源共栅H桥202根据本发明的方面操作的情况中，传输负载260可为比传输负载128大的负载。
[0039]在比较H桥102的常规实例与根据本发明的方面的H桥202的实施例且其中以在3.3伏下操作的低成本CMOS逻辑技术实施两者的晶体管且其中两者的负载为以当前HDD技术所需的高控制电压(举例来说，12伏)操作的HDD时，H桥102可能不能够在不损坏晶体管的情况下支持所需电压，而共源共栅H桥传输器202将能够在无损坏的情况下支持所需电压。
[0040]如迄今所解释且根据本发明的方面，共源共栅H桥传输器202使用预驱动器来控制开关及共源共栅晶体管的经比例缩放电压及电压摆幅。现在将参考图3进一步详细地论述根据本发明的方面的实例性预驱动器。
[0041]图3图解说明图2的实例性预驱动器对220的分解视图。H桥的其它三个预驱动器可为相同设计且将不单独地加以解释。
[0042]如图中所展示，预驱动器对220包含预驱动器302及预驱动器320。预驱动器302包含驱动器/缓冲器306、供应电压308、电压参考310、NMOS FET 312、接地314、电压参考316及PMOS FET 318。预驱动器320包含驱动器/缓冲器324、电压参考328、NM0S FET330、接地 332、电压参考 334 及 PMOS FET 336。
[0043]下部共源共栅逻辑输入信号304经布置以馈送到预驱动器302，预驱动器302在端子248处输出下部共源共栅驱动信号。电压参考310及NMOS FET 312相对于驱动器/缓冲器306的供应电压308布置为源极跟随器上部电压参考。电压参考316及PMOS FET 318相对于驱动器/缓冲器306的接地314布置为源极跟随器下部电压参考。
[0044]下部开关逻辑输入信号322经布置以馈送到预驱动器320，预驱动器320在端子250处输出下部开关驱动信号。电压参考328及NMOS FET 330相对于驱动器/缓冲器320的供应电压326布置为源极跟随器上部电压参考。电压参考334及PMOS FET 336相对于驱动器/缓冲器320的接地332布置为源极跟随器下部电压参考。
[0045]在端子248处来自预驱动器302的输出的电压摆幅由电压参考310及316设定在供应电压308的极限与接地314之间。类似地，端子250的来自预驱动器320的总电压摆幅由电压参考328及334设定在供应电压326的极限与接地332之间。
[0046]因此，预驱动器的电压摆幅相对于相应供应电压及接地为浮动的。针对任何给定应用，预驱动器的电压摆幅极限经设定以不仅保护其馈送到的晶体管免遭过电压条件，而且以便表示H桥总电压摆幅的将由晶体管处置的部分。
[0047]至此时已在系统层级上描述了本发明的方面。使用图4到图8，将在电路层级上解释实例性实施方案。
[0048]图4展示根据本发明的方面的电路400的组件表示。
[0049]电路400表示用于驱动H桥的下半部的预驱动器。用于驱动H桥的上半部的预驱动器将由等同电路表示。出于简洁的目的，将不在电路层级上进一步解释用于驱动H桥的上半部的预驱动器。
[0050]在所述图中，电路400包含预驱动器402、预驱动器408、预驱动器414、预驱动器420、电压源组件426、输入缓冲器组件428及输入缓冲器组件430。预驱动器402包含输出缓冲器组件404及驱动器组件406。预驱动器408包含输出缓冲器组件410及驱动器组件412。预驱动器414包含输出缓冲器组件418及驱动器组件416。预驱动器420包含输出缓冲器组件424及驱动器组件422。
[0051]输入缓冲器组件428经布置以接收输入信号432并将驱动信号446输出到预驱动器402，且还接收输入信号434并将驱动信号448输出到预驱动器408。输入缓冲器组件430经布置以接收输入信号436并将驱动信号452输出到预驱动器420，且还接收输入信号438并将驱动信号450输出到预驱动器414。电压源组件426经布置以分别经由信号456、458,460及462将电压参考提供到预驱动器402、408、414及420。预驱动器402经布置以在端子250处输出驱动信号，预驱动器408经布置以在端子248处输出驱动信号，预驱动器414经布置以在端子252处输出驱动信号，且预驱动器420经布置以在端子254处输出驱动信号。
[0052]应注意，预驱动器402及408对应于图2及图3的预驱动器对220，其中提供共源共栅及开关电压摆幅的电压参考源含于电压源组件426中。如此，预驱动器402驱动开关FET 232，而预驱动器408驱动共源共栅FET 236。类似地，预驱动器420及414对应于图2的预驱动器对222，其中提供共源共栅及开关电压摆幅的电压参考源含于电压源组件426中。如此，预驱动器420驱动开关FET 234，而预驱动器414驱动共源共栅FET 238。
[0053]输入数据缓冲器组件428分别提供输入信号432及434与预驱动器402及408之间的电隔离。输入数据缓冲器组件428还为输入信号432及434提供必要的额外功率以便使其分别驱动预驱动器402及408的电路。类似地，输入数据缓冲器组件430分别提供输入信号436及438与预驱动器420及414之间的电隔离。输入数据缓冲器组件430还为输入信号436及438提供必要额外功率以便使其分别驱动预驱动器420及414的电路。参考图2的系统200，预驱动器对216、218、220及222内含有图4的输入缓冲器组件428及430的等效功能。关于图3的系统300，驱动器/缓冲器组件306及324内含有图4的输入缓冲器组件428及430的等效功能。稍后参考图6更详细地解释输入缓冲器功能。
[0054]参考图4，预驱动器402、408、414及420中的每一者包含驱动器组件及输出缓冲器组件。举例来说，预驱动器402包含驱动器组件406及输出缓冲器组件404。驱动器组件406提供将信号输入446转换为数字逻辑电平所必需的电压电平移位功能，所述数字逻辑电平接着经由连接405被传递到输出缓冲器组件404。输出缓冲器组件404为经由连接405到达的数字逻辑电平提供额外驱动强度以便使预驱动器402能够驱动大的晶体管。参考图2的系统200，在预驱动器对220内分别执行图4的驱动器及输入缓冲器组件404及406的等效功能。参考图3的系统300，在驱动器/缓冲器324内分别执行图4的驱动器及输入缓冲器组件404及406的等效功能。
[0055]图5图解说明实例性电路500，即实施如与图4的组件层级电路400的主要组件相关的本发明方面的组件层级电路。
[0056]如图5中所展示，电路500包含图4的预驱动器402、408、414及420、输出缓冲器组件404、驱动器组件406、电压源组件426、输入缓冲器组件428及输入缓冲器组件430。将使用图6-8将电路500分解成个别组件以更容易地解释组件层级描述。
[0057]图6展示图解说明图4及5的输入缓冲器组件428的组件的图式600。
[0058]如图6中所展示，输入缓冲器组件428包含晶体管602、晶体管604、晶体管606、电阻器608、晶体管610及电阻器612。缓冲器组件428还包含晶体管616、晶体管618、晶体管620、电阻器622、晶体管624、电阻器626、电压源630及电压源632。出于清晰的目的，图6还展示为预驱动器402的驱动器组件406的部分的反相器614及为预驱动器408的驱动器组件412的部分的反相器628。稍后参考图7更详细地解释驱动器组件406及412的操作。
[0059]输入缓冲器组件428服务于预驱动器402及预驱动器408两者且具有与每一者相关联的输入及输出。提供到晶体管602的输入信号432以及输出信号446与预驱动器402相关联。经由反相器614将输出信号446传递到预驱动器402的驱动器组件406。提供到晶体管616的输入信号434以及输出信号448与预驱动器408相关联。经由反相器628将输出信号448传递到预驱动器408的驱动器组件412。
[0060]晶体管602、604及606形成共源共栅链以缓冲输入信号432且增加输入信号432的振幅以产生信号607。电阻器608设定晶体管610处的逻辑电平。此时，信号607已经设定以横跨图4的驱动器组件406的电压轨之间的电压范围，所述电压轨的电平已由图4的电压源组件426确定。这使得驱动器组件406能够转换到此跨度内的任何处的逻辑电平。稍后将参考图9更详细地描述电压源组件426对电压轨电压的设定。晶体管610镜射电阻器612处的电流。电阻器612设定信号446的逻辑电平，其中信号446在反相器614处进入驱动器组件406。
[0061]类似地，晶体管616、618及620形成用于输入信号434的共源共栅缓冲器链。电阻器622设定晶体管624处的逻辑电平，所述逻辑电平镜射电阻器626处的电流。电阻器626设定信号448的逻辑电平，其中信号448在反相器628处进入驱动器组件412。
[0062]电压源630及电压源632为第一共源共栅级晶体管604及618以及第二共源共栅级晶体管606及620设定共源共栅晶体管电压参考。
[0063]已描述了穿过输入缓冲器组件428到驱动器组件406及412的输入的信号路径，现在将解释驱动器组件406的操作。
[0064]图7图解说明图4及图5的驱动器组件406的组件。其它驱动器组件(预驱动器408、414及420的组件)为等同的。出于简洁的目的，将不单独地解释预驱动器412、418及424的驱动器组件。
[0065]如图7中所展示，驱动器组件406包含反相器614、反相器702、晶体管704、晶体管706、晶体管708、晶体管710及晶体管712。
[0066]驱动器组件406从输入缓冲器组件402接收信号446并输出信号405。
[0067]信号446施加到充当缓冲器的反相器614及702。晶体管704、706、708及710形成用于将信号446转换为浮动上部电压参考与浮动下部电压参考之间的数字逻辑电平的电平移位器711。对于电平移位器711，反相器614驱动晶体管706，且反相器702驱动晶体管708。电平移位器由于其正反馈而固有地为缓慢的，晶体管712充当前馈装置以改进速度。晶体管712经过反相器614及反相器702向电平移位器711中馈送且比原本将开始切换过程的时间更早地开始切换过程。信号405为电平移位器711的在晶体管704与708的结处的输出且为驱动器组件406的输出。
[0068]驱动器组件406的输出传递到输出缓冲器组件404。接下来将使用图8来描述输出缓冲器组件404。
[0069]图8展示图解说明图4及图5的预驱动器402的输出缓冲器组件404的组件的图式800。其它输出缓冲器组件(预驱动器408、414及420的组件)为等同的。出于简洁的目的，将不单独地解释预驱动器408、414及420的输出缓冲器组件。
[0070]如图8中所展示，输出缓冲器组件404包含晶体管802、晶体管804、晶体管806、晶体管808、晶体管810、晶体管812、晶体管814、晶体管816、晶体管818、晶体管820、晶体管822及晶体管824。
[0071]晶体管802及804—起布置为反相器。类似地，晶体管806及808、810及812、814及816、818及820以及822及824全部布置为反相器，达总共六个反相器。
[0072]多个反相器经连接以形成缓冲器链，所述缓冲器链的用途是增加预驱动器的驱动功率以便使其具有驱动H桥负载所需的任何大晶体管的容量。级联增加的大小的数个CMOS反相器为用以增加驱动强度同时仍使输入电容保持为低且因此最小化延迟的众所周知的方法。到缓冲器链的输入为信号405，即如先前所描述的驱动器组件406的输出。
[0073]应注意，缓冲器链的输出及因此缓冲器输出组件404的输出在图2及图3的端子250 处。
[0074]已将穿过服务于预驱动器402的驱动器406及输出缓冲器404的输入缓冲器428的主要驱动信号路径一直解释到了组件层级，且使用图9，以下描述将涵盖对相同电平的电压参考。
[0075]图9展示图解说明图4及图5的电压源组件426的组件的图式900。
[0076]如图中所展示，图式900的电压源组件426包含电压源902、晶体管904、电压源908、晶体管910、电压源914、晶体管916、电压源920及晶体管922。
[0077]电压轨906布置为图4及图5的预驱动器402的下部电压轨，且电压轨912布置为图4及图5的预驱动器402的上部电压轨。这些下部及上部电压轨也由预驱动器420共孚。
[0078]电压轨918布置为图4及图5的预驱动器408的下部电压轨，且电压轨924布置为图4及图5的预驱动器408的上部电压轨。这些下部及上部电压轨也由预驱动器414共享。
[0079]电压源902及晶体管904形成用于预驱动器402及预驱动器420的基于FET源极跟随器的电压参考源。电压参考如图中所展示施加到电压轨906且因此设定用于预驱动器402及预驱动器420的下部电压参考。类似地，电压源908及晶体管910形成用于预驱动器402及预驱动器420的另一基于FET源极跟随器的电压参考源。此电压参考如图中所展示施加到电压轨912且因此设定用于预驱动器402及预驱动器420的上部电压参考。
[0080]电压源914及晶体管916形成用于预驱动器408及预驱动器414的基于FET源极跟随器的电压参考源。电压参考如图中所展示施加到电压轨918且因此设定用于预驱动器408及预驱动器414的下部电压参考。电压源920及晶体管922形成用于预驱动器408及预驱动器414的另一基于FET源极跟随器的电压参考源。此电压参考如图中所展示施加到电压轨924且因此设定用于预驱动器402及预驱动器420的上部电压参考。
[0081]返回简略参考图3，可注意电压源902及晶体管904对应于电压参考334及PMOSFET 336。类似地，电压源908及晶体管910对应于电压参考328及PMOS FET 330，电压源914及晶体管916对应于电压参考316及PMOS FET 318，且电压源920及晶体管922对应于电压参考310及PMOS FET 312。
[0082]已使用图6-9将预驱动器操作逐区段详细地解释到了组件层级，可通过返回参考图5来概述总体预驱动器操作。图5图解说明四个等同预驱动器电路，即预驱动器402、408、414及420。出于简洁的目的，将仅参考预驱动器402。输入到预驱动器402的数据信号首先由如参考图6所描述的3级晶体管共源共栅缓冲且在电流镜射之后接着传递到驱动器组件406。如参考图7所描述，驱动器电路首先缓冲、接着电平移位其输入信号以便将所述信号转换为在浮动功率与接地之间操作的数字逻辑电平。所述数字逻辑电平接着传递到输出缓冲器组件404，即如针对图8所描述增加预驱动器的驱动强度使得其可驱动使用大晶体管的H桥负载的六反相器缓冲器链。如参考图9所解释，基于源极跟随器的电压源设定缓冲器402的上部及下部轨电压且因此设定其操作的最大电压摆幅。
[0083]在前文所描述的实例性实施例中，例如电压参考源值及信号驱动强度的预驱动器参数具有固定值。为了迎合不同应用及不同用户规格，可调整这些参数值，但可仅在设计阶段处应用此灵活性。最终实施方案仍将具有固定值。然而，可使用其中参数在最终实施方案自身中可变及可设定的本发明的实施例来实现甚至更大的灵活性。一些此类实施例可用作可适应不同应用及规格的最终产品。其它实施例可用作用于参数“调谐”的媒介以便测试各种值，目的在于(举例来说)在最终值在实施方案中变为固定之前实现最佳性能。又一些实施例可用于其中电路参数可实时地适应于实时负载改变的应用中。
[0084]将使用图10来描述一个此种实施例。
[0085]图10展示系统1000，即其中电压参考在最终产品中可变的实施例。
[0086]如图中所展示，系统1000包含电路400及电压参考控制器1002。电压参考控制器1002经布置以经由控制信号1004与电压源组件426通信。
[0087]在此实施例中，电压参考控制器1002提供对由电压源组件426供应到预驱动器402、预驱动器408、预驱动器414及预驱动器420的所有四个上部电压参考及所有四个下部电压参考的调整及可编程性。电压参考控制器1002还提供在输入缓冲器428及430内部对电压参考的调整及可编程性。这允许预驱动器的用户具有针对不同应用及在一应用内、按不同用户负载要求调整预驱动器的灵活性。
[0088]用以实现电压参考控制器1002对所述值的可调整性的非限制性方法可为通过电压参考控制器1002将电压直接供应到预驱动器或通过电压参考控制器1002将调整信号供应到电压源(例如可调整或可编程电压调节器板上电压源组件426)。
[0089]刚刚描述的实施例允许对电压参考值的调整。使用图11，现在将描述将调整能力扩展到预驱动器输出缓冲器驱动强度参数的另一实施例。
[0090]图11展示系统1100，即其中电压参考值及输出缓冲器驱动强度两者可调整的本发明的实施例。
[0091]如图中所展示，系统1100包含电路400、电压参考控制器1002及缓冲器驱动强度控制器1102。缓冲器驱动强度控制器1102经布置以经由控制总线1104控制预驱动器402的输出缓冲器404、预驱动器408的输出缓冲器410、预驱动器414的输出缓冲器418及预驱动器420的输出缓冲器424。
[0092]在此实施例中，使用缓冲器驱动强度控制器1102来实现上文所提及的每一预驱动器的输出缓冲器驱动强度的可调整性。
[0093]输出缓冲器404、410、418及424中的每一者包含呈如较早针对图8所描述的级联链的多个CMOS反相器。用于使缓冲器驱动强度控制器1102实现驱动强度可调整性的一个非限制性方法是使其控制缓冲器链中的CMOS反相器的数目。以此方式，可按负载要求来设定驱动强度，同时针对应用使输入电容保持尽可能低且速度尽可能快。
[0094]已详细地描述了已如何通过使用本发明的方面(具体来说，使用共源共栅CMOSFET的H桥设计)来解决用于HDD驱动器及类似应用的CMOS技术的击穿电压限制及已如何使用本发明的方面(包含使用预驱动器及源极跟随器电压源)来克服接着通过使用共源共栅CMOS晶体管而出现的挑战。已通过对初始实施例及额外实施例的描述进一步图解说明了预驱动器的使用还可支持本发明的主要参数的修整及调谐以使得可不仅在设计阶段处而且在最终实施方案中均支持不同应用及用户规格。
[0095]尽管已使用DC电机应用来描述H桥传输器操作，但本发明的方面可用于其中常规上已使用具有比CMOS高的击穿电压的替代技术(例如双极技术)的多种高电压应用中。特定非限制性实例为其中可以与用于附随数据电路的CMOS逻辑相同的技术来实施驱动器因此在制造简单性及成本效益方面实现益处的HDD读取/写入头驱动器应用。
[0096]已出于图解说明及描述的目的呈现了对本发明的各种优选实施例的前述描述。其并不打算为穷尽性的或将本发明限制于所揭示的精确形式，且显然鉴于以上教示可做出许多修改及变化形式。选择并描述如上文所描述的示范性实施例旨在最好地解释本发明的原理及其实际应用，以借此使得所属领域的其它技术人员能够在各种实施例中并以适合于所涵盖的特定使用的各种修改形式更好地利用本发明。打算由所附权利要求书来界定本发明的范围。
【权利要求】
1.一种电路,其包括: 共源共栅H桥，其经布置以提供用于驱动负载的驱动信号； 上部电压供应组件，其可操作以将上部供应电压提供到所述共源共栅H桥； 下部电压供应组件，其可操作以将下部供应电压提供到所述共源共栅H桥；以及预驱动器组件，其可操作以将预驱动信号提供到所述共源共栅H桥，所述预驱动器组件具有第一电压源及第二电压源，所述第一电压源可操作以提供上部摆幅电压，所述第二电压源可操作以提供下部摆幅电压， 其中所述预驱动器组件可操作以基于所述上部摆幅电压、所述下部摆幅电压以及所述上部供应电压及所述下部供应电压中的一者而提供所述预驱动信号。
2.根据权利要求1所述的电路，其中所述第一电压源为可控电压源。
3.根据权利要求2所述的电路， 其中所述共源共栅H桥包括上部场效应晶体管、上部共源共栅场效应晶体管、下部共源共栅场效应晶体管及下部场效应晶体管，且 其中所述预驱动器组件可操作以将所述预驱动信号提供到所述上部场效应晶体管、所述上部共源共栅场效应晶体管、所述下部共源共栅场效应晶体管及所述下部场效应晶体管中的一者。
4.根据权利要求3所述的电路，其中所述预驱动器组件包括可操作以基于所述上部供应电压及所述下部供应电压中的所述一者的放大而提供所述预驱动信号的放大组件。
5.根据权利要求4所述的电路，其中所述放大组件包括一系列反相器。
6.根据权利要求5所述的电路，其中所述系列反相器包括场效应晶体管。
7.根据权利要求6所述的电路，其进一步包括: 第二预驱动器组件，其可操作以将第二预驱动信号提供到所述上部共源共栅场效应晶体管； 第三预驱动器组件，其可操作以将第三预驱动信号提供到下部共源共栅场效应晶体管；以及 第四预驱动器组件，其可操作以将第四预驱动信号提供到所述下部场效应晶体管， 其中所述预驱动器组件可操作以将所述预驱动信号提供到所述上部场效应晶体管。
8.根据权利要求2所述的电路，其中所述预驱动器组件包括可操作以基于所述上部供应电压及所述下部供应电压中的所述一者的放大而提供所述预驱动信号的放大组件。
9.根据权利要求8所述的电路，其中所述放大组件包括一系列反相器。
10.根据权利要求9所述的电路，其中所述系列反相器包括场效应晶体管。
11.根据权利要求1所述的电路，其中所述预驱动器组件包括可操作以基于所述上部供应电压及所述下部供应电压中的所述一者的放大而提供所述预驱动信号的放大组件。
12.根据权利要求11所述的电路，其中所述放大组件包括一系列反相器。
13.根据权利要求12所述的电路，其中所述系列反相器包括场效应晶体管。
14.根据权利要求1所述的电路， 其中所述共源共栅H桥包括上部场效应晶体管、上部共源共栅场效应晶体管、下部共源共栅场效应晶体管及下部场效应晶体管，且 其中所述预驱动器组件可操作以将所述预驱动信号提供到所述上部场效应晶体管、所述上部共源共栅场效应晶体管、所述下部共源共栅场效应晶体管及所述下部场效应晶体管中的一者。
15.根据权利要求14所述的电路，其中所述预驱动器组件包括可操作以基于所述上部供应电压及所述下部供应电压中的所述一者的放大而提供所述预驱动信号的放大组件。
16.根据权利要求15所述的电路，其中所述放大组件包括一系列反相器。
17.根据权利要求16所述的电路，其中所述系列反相器包括场效应晶体管。
18.根据权利要求17所述的电路，其进一步包括: 第二预驱动器组件，其可操作以将第二预驱动信号提供到所述上部共源共栅场效应晶体管； 第三预驱动器组件，其可操作以将第三预驱动信号提供到下部共源共栅场效应晶体管；以及 第四预驱动器组件，其可操作以将第四预驱动信号提供到所述下部场效应晶体管， 其中所述预驱动器组件可操作以将所述预驱动信号提供到所述上部场效应晶体管。
19.根据权利要求15所述的电路，其进一步包括: 控制组件，其可操作以基于所述预驱动信号而产生控制信号， 其中所述放大组件可操作以基于所述上部供应电压及所述下部供应电压中的所述一者的可控放大而提供所述预驱动信号，且 其中所述放大组件可操作以基于所述控制信号而控制所述上部供应电压及所述下部供应电压中的所述一者的放大。
20.根据权利要求1所述的电路，其进一步包括: 控制组件，其可操作以基于所述预驱动信号而产生控制信号， 其中所述第一电压源可操作以基于所述控制信号而改变所述上部摆幅电压。
【文档编号】H03K17/56GK104378095SQ201410398864
【公开日】2015年2月25日 申请日期:2014年8月14日 优先权日:2013年8月14日
【发明者】马修·D·罗利 申请人:德州仪器公司