抗单粒子翻转和单粒子瞬态脉冲的锁存器的制造方法
【专利摘要】针对现有集成电路抗SEU和SET性能差、结构复杂且成本高的难题。本发明提供一种抗单粒子翻转和单粒子瞬态脉冲的锁存器，实现对来自组合逻辑的SET和锁存器内部数据的SEU进行屏蔽。包括五个钟控反相器，两个常规反相器，两个MullerC单元电路，一个施密特反相器和一个延时电路。利用MullerC单元电路过滤SEU和SET。利用施密特反相器用以增加敏感节点的关键电荷。延迟电路用以产生延迟形式的信号。本发明的抗单粒子翻转和单粒子瞬态脉冲的锁存器可以有效地消除辐射对电路的影响，具有较好的抗辐射性能，且电路结构简单，面积开销小。
【专利说明】抗单粒子翻转和单粒子瞬态脉冲的锁存器
【技术领域】
[0001]本发明涉及半导体器件【技术领域】，尤其应用在抗辐射的集成电路领域，具体为一种抗单粒子翻转和单粒子瞬态脉冲的锁存器。
【背景技术】
[0002]随着科技的不断进步，航天、航空和核能等应用飞速发展，越来越多的电子系统需要工作在辐射环境中，时刻面临着辐射效应的威胁。当高能粒子穿透硅晶片时会产生少数载流子，如果少数载流子被源极/漏极的扩散运动中和，那么便会导致此类节点的状态改变。该现象称为单粒子瞬态(Single Event Transient, SET);如果该瞬态故障被采样元件俘获将会出现单粒子翻转(Single Event Upset,SEU)进而引发软错误(Soft Error,SE)。并且随着集成电路的集成度不断提高，晶体管的特征尺寸更小，工作电压更低，使得半导体器件对辐射效应愈发敏感。上述因素的联合作用导致辐射效应引发的软错误急剧增加，严重影响电子系统的可靠性。这对电路抗辐射加固设计提出了更高的要求。
[0003]图1所示为常用的静态锁存器电路原理图，由反相器和传输门组成。当CLK为高电平时，锁存器处于透明模式，此时传输门TGl打开，传输门TG2关闭，数据D通过反相器Il和12到达输出端Q ;当CLK为低电平时，锁存器处于锁存模式，传输门TGl关闭，传输门TG2打开，反相器11、13以及传输门TG2构成反馈环锁存数据，并通过反相器12到达输出端Q。如果在锁存期内，锁存器的任何一个内部节点(图1中节点Inl，1l或nq)遭受辐射环境中的高能粒子轰击而翻转，则锁存器锁存一个错误的值。抗辐照设计即提高系统的可靠性设计。目前，针对如图1所示的集成电路芯片内部锁存器的抗辐射加固方法主要分为工艺库加固(Radiat1n Harden by Process, RHBP)法和抗福射加固设计(Radiat1n Hardenby Design, RHBD)法。
[0004]工艺库加固设计(RHBP )法，就是对集成电路工艺库内的每个底层元件均重新设计以期达到提高集成电路系统整体的抗辐射性能的方法。但该方法与现有工艺不兼容，原有的工艺生产线需要按新设计的工艺库进行调整，存在成品率、市场接受度、改造成本等一系列的风险，尤其在小批量研发设计中不实用。此外，该方法无法完全抑制单粒子效应，还会增加电路的面积和功耗开销的问题，制约了该方案的推广。
[0005]而典型的抗辐射加固的方法是将集成电路中的每个锁存器都进行复制，即TMR(triple modular redundancy)锁存器。TMR锁存器通过大量备份存储信息的方式具有了高度可靠性并且使用广泛，但由于存在大量的冗余，故而其面积和功耗开销非常大，不适用于低成本低开销的应用。
[0006]相对于工艺库加固(RHBP)法，抗辐射加固设计(RHBD)法与现有的工艺兼容，因此无论是在成本方面或是设计复杂度方面都具有非常大的吸引力。但由于采用抗辐射加固设计(RHBD)法的许多设计中难免存在未受保护的敏感节点，并且底层元件没有采用工艺库加固(RHBP)法进行重新设计，此类锁存器受到高能量粒子轰击时仍会引发软错误，故而不适用于严格要求高可靠性的集成电路系统。
[0007]除此之外，许多采用上述两种设计方法的设计不能屏蔽来自组合逻辑的SET。
【发明内容】
[0008]本发明的目的是克服现有抗辐射加固技术中存在的不足，提供了一种全新的抗辐射的锁存器电路结构，并且实现对来自组合逻辑的SET和锁存器内部的SEU防护。它是一种既能抑制SET效应也能抑制SEU效应的锁存器结构，避免芯片长期工作在辐照环境下，由高能粒子导致芯片锁存器发生翻转进而引发系统失效的问题。
[0009]一种抗单粒子翻转和单粒子瞬态脉冲的锁存器，包括五个钟控反相器、两个常规反相器、两个Muller C单元(Muller C-Element)电路、一个延时电路4和一个施密特反相器5 ;所述四个钟控反相器依次为第一钟控反相器11、第二钟控反相器12、第三钟控反相器13、第四钟控反相器14和第五钟控反相器15 ;两个常规反相器依次为第一常规反相器21和第二常规反相器22 ;两个Muller C单元电路依次为第一 Muller C单元电路31和第二Muller C单元电路32 ;每个Muller C单元电路均含有2个输入端口和I个输出端口，依次为第一信号输入端INl、第二信号输入端IN2和信号输出端OUT ；
其中，第一钟控反相器11的信号输入端为本锁存器的数据输入端D端口，第一钟控反相器11的信号输出端分别与第一 Muller C单兀31的信号输出端OUT、第二 Muller C单兀32的第一信号输入端INl以及延时电路4的信号输入端相连接；第一 Muller C单兀的信号输出端OUT与第二钟控反相器12的信号输入端相连接，第二钟控反相器12的信号输出端与第一 Muller C单元的第一信号输入端INl相连接；第一 Muller C单元的信号输出端OUT与常规反相器21的信号输入端相连接,常规反相器21的信号输出端与第一 MullerC单元的第二信号输入端IN2相连接；延时电路4的信号输出端与第三钟控反相器13的信号输入端相连接，第三钟控反相器13的信号输出端分别与施密特反相器5的信号输入端、第四钟控反相器14的信号输出端相连接；施密特反相器5的信号输出端与第四钟控反相器14的信号输入端相连接；施密特反相器5的信号输出端与第四钟控反相器14的信号输入端之间的节点与第二 Muller C单元32的第二信号输入端IN2相连接；第二 Muller C单元32的信号输出端OUT分别与第二常规反相器22的输入端和第五钟控反相器15的输出端相连；第二 Muller C单元32的信号输出端为本锁存器的数据输出端Q端口；
所述第一钟控反相器11、第二钟控反相器12、第三钟控反相器13、第四钟控反相器14和第五钟控反相器15具有相同时钟。
[0010]本发明能够实现对来自组合逻辑的SET和锁存器内部的SEU进行防护。利用时间冗余屏蔽SET对电路的影响；利用冗余的模块屏蔽已发生故障模块对整个电路的影响，使整个电路的抗辐照性能得到极大提升。本发明所提出的锁存器可以有效地消除辐射对电路的影响，且电路结构简单，适合作为数字电路标准单元。
[0011]本发明的优点是:
相对RHBP法，本发明具有可靠性高、功耗和面积开销小、设计复杂度和设计成本低的优点；
相对现有的RHBD设计，本发明具有可靠性高，功耗和面积开销小的优点；
除此之外，本发明克服了许多抗辐射加固锁存器不能容忍SET的缺点，并且利用结构本身特点，巧妙利用结构本身产生的延时来过滤SET，不仅进一步降低功耗、面积和延时开销，还克服了一些容SET结构不能过滤出现在结构内部SET的缺点。
【专利附图】
【附图说明】
[0012]下面结合附图和实施案例对本发明进一步说明。
[0013]图1是常规静态锁存器电路原理图。
[0014]图2是本发明所述的锁存器电路原理图。
[0015]图3是本发明所述的锁存器中的Muller C单元电路原理图。
[0016]图4是本发明所述的锁存器中的Muller C单元电路真值表。
[0017]图5是本发明所述的锁存器中的延时电路原理图。
[0018]图6是本发明所述的锁存器中的施密特反相器原理图。
[0019]图7是本发明所述的锁存器中的Muller C单元成功过滤SET原理图。
[0020]图8是本发明所述的锁存器中的Muller C单元过滤SET失效原理图。
[0021]图9是串联有多个延迟电路4结构不意图。
【具体实施方式】
[0022]为了使本方明的目的、技术方案及优点更加明了，下面结合附图对本发明进一步详细说明。此处所描述的具体实施案例仅用于解释说明本发明，并不用于限定本发明。图2所示为本发明所述的锁存器电路原理图，其具体结构如下:
一种抗单粒子翻转和单粒子瞬态脉冲的锁存器，包括五个钟控反相器、两个常规反相器、两个Muller C单元电路、一个延时电路4和一个施密特反相器5 ;所述四个钟控反相器依次为第一钟控反相器11、第二钟控反相器12、第三钟控反相器13、第四钟控反相器14和第五钟控反相器15 ;两个常规反相器依次为第一常规反相器21和第二常规反相器22 ;两个Muller C单兀电路依次为第一 Muller C单兀电路31和第二 Muller C单兀电路32;每个Muller C单兀电路均含有第一信号输入端IN1、第二信号输入端IN2和信号输出端OUT ；其中，第一钟控反相器11的信号输入端为本锁存器的数据输入端D端口，第一钟控反相器11的信号输出端分别与第一 Muller C单兀31的信号输出端OUT、第二 Muller C单兀32的第一信号输入端INl以及延时电路4的信号输入端相连接；第一 Muller C单兀的信号输出端OUT与第二钟控反相器12的信号输入端相连接，第二钟控反相器12的信号输出端与第一 Muller C单元的第一信号输入端INl相连接；第一 Muller C单元的信号输出端OUT与常规反相器21的信号输入端相连接,常规反相器21的信号输出端与第一 MullerC单元的第二信号输入端IN2相连接；延时电路4的信号输出端与第三钟控反相器13的信号输入端相连接，第三钟控反相器13的信号输出端分别与施密特反相器5的信号输入端、第四钟控反相器14的信号输出端相连接；施密特反相器5的信号输出端与第四钟控反相器14的信号输入端相连接；施密特反相器5的信号输出端与第四钟控反相器14的信号输入端之间的节点与第二 Muller C单元32的第二信号输入端IN2相连接；第二 Muller C单元32的信号输出端OUT分别与第二常规反相器22的输入端和第五钟控反相器15的输出端相连；第二 Muller C单元32的信号输出端为本锁存器的数据输出端Q端口 ；
所述第一钟控反相器11、第二钟控反相器12、第三钟控反相器13、第四钟控反相器14和第五钟控反相器15具有相同时钟。
[0023]图3所示为本发明所述的锁存器中的Muller C单元的电路原理图。所述MullerC单元电路由第一 PMOS管MP1、第二 PMOS管MP2、第一 NMOS管MNl和第二 NMOS管MN2组成；其中，第一 PMOS管MPl的栅极与第一 NMOS管MNl的栅极相连接，第一 PMOS管MPl的栅极与第一 NMOS管丽I栅极之间的节点为Muller C单兀电路的第一信号输入端INl ;第一PMOS管MPl的漏极与第二 PMOS管MP2的源极相连接；第二 PMOS管MP2的栅极与第二 NMOS管丽2的栅极相连接，第二PMOS管MP2的栅极与第二 WOS管丽2栅极之间的节点为MullerC单元电路的第二信号输入端IN2 ;第二 PMOS管MP2的漏极与第一 NMOS管丽I的漏极相连接，第二 PMOS管MP2的漏极与第一 NMOS管丽I的漏极之间的节点为Muller C单元电路的信号输出入端OUT ;第一 NMOS管丽I的衬底接地；第一 NMOS管丽I的源极与第二 NMOS管MN2的漏极相连接，第二 NMOS管MN2的源极以及第二 NMOS管MN2的衬底均接地；第一 PMOS管MPl的源极、第一 PMOS管MPl的衬底和第二 PMOS管MP2的衬底分别与电源(VDD)相连接。
[0024]图4是图3所示的Muller C单元电路的真值表。
[0025]Muller C单元的工作原理是将单路的输入信号复用成双路相同的信号分别输入Muller C单兀的第一信号输入端(INl)和第二信号输入端(IN2),如果第一信号输入端(INl)和第二信号输入端(IN2)获得的输入值相同，那么Muller C单元功能正常，充当反相器的功能；如果第一信号输入端(INl)和第二信号输入端(IN2)获得的输入值不相同，那么Muller C单元的输出保持不变，具体参见图4的真值表。
[0026]图5所示为本发明中的延时电路4的原理图。
[0027]所述延时电路4包括五个PMOS管和五个NMOS管，依次为第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7 ;其中，第三PMOS管MP3的栅极与第三NMOS管MN3的栅极相连接，第三PMOS管MP3的栅极与第三NMOS管MN3的栅极之间的节点为延时电路4的信号输入端；第三PMOS管MP3的源极与第四PMOS管MP4的源极相连接；第三NMOS管MN3的源极与第四NMOS管MN4的源极相连接，第三NMOS管MN3的源极和衬底以及第四NMOS管MN4的源极和衬底均接地；第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的栅极与第四NMOS管MN4的栅极连接在一起；第四PMOS管MP4的漏极、第四NMOS管MN4的漏极、第五PMOS管MP5的栅极与第五NMOS管MN5的栅极连接在一起?’第五PMOS管MP5的源极、第六PMOS管MP6的源极和第七PMOS管MP7的源极连接在一起，第五NMOS管MN5的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极连接在一起，第五NMOS管MN5的源极和衬底、第六NMOS管MN6的源极和衬底、以及第七NMOS管MN7的源极和衬底均接地；第五PMOS管MP5的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的栅极、第五NMOS管MN5的漏极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极连接在一起；第六PMOS管MP6的栅极、第七PMOS管MP7的漏极、第六NMOS管MN6的栅极和第七NMOS管MN7的漏极连接在一起，第六PMOS管MP6的栅极、第七PMOS管MP7的漏极、第六NMOS管MN6的栅极和第七NMOS管丽7的漏极之间的节点，为延时电路4的信号输出端；第三PMOS管MP3的源极和衬底以及第四PMOS管MP4的源极和衬底、第五PMOS管MP5的源极和衬底、第六PMOS管MP6的源极和衬底、以及第七PMOS管MP7的源极和衬底均分别与电源(VDD)相连接。
[0028]进一步说，在延时电路4与第三钟控反相器13之间再串联I至10个延时电路4，参见图9，串联的延时子电路使延时电路4的延时宽度得到成倍增加的同时，最大限度避免电路结构的复杂化。优选的方案是，在延时电路4与第三钟控反相器13之间再串联1、3、7或9个延时电路4,图6所示为本发明中施密特反相器5的原理图。
[0029]所述施密特反相器5包括三个PMOS管和三个NMOS管，依次为第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MNlO ；其中，第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第八NMOS管MN8的栅极、第九NMOS管MN9的栅极连接在一起，第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第八NMOS管MN8的栅极、第九NMOS管MN9的栅极之间的节点为施密特反相器的信号输入端IN ;第八PMOS管MP8的源极和衬底与电源(VDD)相连接；第八PMOS管MP8的漏极、第九PMOS管MP9的源极、第十PMOS管MPlO的源极连接在一起；第十PMOS管MPlO的漏极接地，第十PMOS管MPlO的衬底接电源(VDD);第九PMOS管MP9的漏极、第十PMOS管MPlO的栅极、第八NMOS管MN8的漏极、第十NMOS管MNlO的栅极连接在一起；第九PMOS管MP9的漏极、第十PMOS管MPlO的栅极、第八NMOS管MN8的漏极、第十NMOS管丽10的栅极之间的节点为施密特反相器的信号输出端(OUT);第十NMOS管丽10的漏极接电源(VDD)，第十NMOS管丽10的衬底接地；第八NMOS管MN8的源极、第九NMOS管MN9的漏极和第十NMOS管MNlO的源极连接在一起；第九NMOS管MN9的源极和衬底接地；第九PMOS管MP9的衬底与电源(VDD)相连接；第八NMOS管MN8的衬底接地。
[0030]Muller C单元电路、延时电路4和施密特反相器5均共用一个电源VDD。
[0031]现对本产品的工作原理进行讨论，为方便表述，记图2中第一钟控反相器11的信号输出端为本产品的第一节点nodel,图2中施密特反相器5的信号输出端为本产品的第二节点node2。
[0032]本发明产品过滤SET的原理如下:
参见图7,设本产品的信号输入端，即在第一钟控反相器11的信号输入端(D端口)输入信号的值为“1”，那么第一节点nodel初始值为“0”，并且第一节点nodel和第二节点node2之间的延迟时间(Tllelay)大于SET宽度(Tset)，即Td一〉Tseto假设此时在第一钟控反相器11的信号输入端(D端口)处出现一个SET，且由于该SET导致第一节点nodel处的信号值在时间间隔(TciJ1)内变成‘I’。则做为第一节点nodel的延迟形式节点的第二节点node2在时间间隔(T2，T3)内的信号值为‘I’。由于在时间间隔(Ttl, T1)和(T2，T3)内，第一节点nodel和第二节点node2的状态不一样,基于Muller C单元的特性(图4),当第二 Muller C单元32接收到的两路输入值不相同时，即来自于第一节点nodel的信号值和来自于第二节点node2的信号值不同时，第二 Muller C单元32的信号输出端(OUT)保持之前的数值“I”向外输出，从而将因SET而导致的信号翻转被过滤掉。即锁存器成功过滤掉SET。
[0033]而当第一节点nodel和第二节点node2之间的延迟时间(Tllelay)小于SET宽度(Tset),即TDelay〈 Tset,则该前述的SET会穿过第二MulIer C单元32并到达第二Muller C单元32的信号输出端(OUT)。图8即为TDelay〈 Tset情况下的实例。在图8中，第一节点nodel的信号与第二节点node2的信号在时间间隔(TnT2)内具有重叠。因此，在这个时间间隔内的第二Muller C单元32的两个输入值具有相同的数值，即此时间间隔内的第一节点nodel处的信号值和第二节点node2处的信号值具有相同的状态值“1”，所以第二 Muller C单元32在时间间隔(T1, T2)内充当一个反相器，其输出(OUT)翻转为“O”;而在随后的时间间隔(T2, T3)内，Muller C单元32的两个输入值具有不同的数值，即此时间间隔内的第一节点nodel处和第二节点node2处的信号数值是不一样，故第二Muller C单元32的信号输出端(OUT)保持之前的数值“O”继续向外输出。正如图8所示，在Ttl时刻出现的SET在TDelay〈 Tset情况下通过了第二 Muller C单元32，换言之，第二 Muller C单元32的信号输出端(OUT)受到了 SET的影响，即锁存器没有过滤掉SET。对此，再串联η个本产品所展示的延时电路4，进一步增大延迟时间(Tllelay)，即n*TDelay> Tset，从而能够过滤宽度更大的SET，参见图9。优选的方案是，串联I至5个相同结构的延时电路4。
[0034]因此，Muller C单元和延迟电路4相结合，能够过滤来自本产品的信号输入端(D端口)，即第一钟控反相器11的信号输入端(D)宽度不大于总延时(Tltelay)(即延迟电路、第五个钟控反相器以及施密特反相器延时之和)的SET。
[0035]本发明产品容SEU的原理如下:
参见图2，当本产品接收到的时钟(CLK)为高电平时，本产品处于透明模式，其中，第一钟控反相器11和第三钟控反相器13导通；第二钟控反相器12、第四钟控反相器14以及第五钟控反相器15关闭。由本产品的数据输入端D端口进入的数据通过第一钟控反相器11分别到达第二 Muller C单元32的第一输入端INl和第二输入端IN2并到达本产品的信号输出端Q端口，由于第一钟控反相器11和第二 Muller C单元之间的两条路径之间存在延时，因此锁存器在透明期能够过滤来自数据输入端D的SET。第一钟控反相器11、第三钟控反相器13以及第五钟控反相器15在透明期关闭的目的有两个:其一是关闭反馈环以节省功耗；其二避免第一 Muller C单元的输出端出现竞争。
[0036]而当本产品接收到的时钟CLK为低电平时,本产品处于锁存模式,第一钟控反相器11和第三钟控反相器13关闭；第二钟控反相器12、第四钟控反相器14以及第五钟控反相器15打开。此时，本产品的所有内部节点-不止第一节点nodel和第二节点node2,而是本产品内钟控反相器、常规反相器、Muller C单元电路、延时电路4和施密特反相器5之间的任一节点——均与本产品的数据输入端(D)断开，但第一 Muller C单元31连同第二钟控反相器12以及第一常规反相器21构成一个反馈回路，施密特反相器连同第四钟控反相器14构成另一个反馈回路。两个反馈回路完成数据的锁存工作并通过第二 Muller C单兀32到达本产品的信号输出端(Q端口)。此外，由于第五钟控反相器15打开,贝U第五钟控反相器15和第二常规反相器22构成一个保持器以防止第二 Muller C单元32由于输入不一致而导致其输出(OUT)处于高阻态。
[0037]由于本产品处于锁存期时，第三钟控反相器13处于关闭的状态，因此前述的两个反馈回路分别独立锁存一份来自于D端口的原始数据，即实现数据的双模冗余。对于第一Muller C单元31连同第二钟控反相器12以及第一常规反相器21构成的反馈回路:如果由于辐射的缘故导致第一 Muller C单元31的第一输入端(INl)或第二输入端(IN2)的逻辑翻转，那么由于第一 Muller C单元的过滤性(参见图4)可知,第一 Muller C单元31的输出端(OUT)进入高阻态，其逻辑值保持不变，故而保证第二 Muller C单元32的两个输入保持一致，因此锁存器的输出仍然正确；如果由于辐射的缘故导致第一Muller C单元31的输出端(OUT)的逻辑值翻转，那么该翻转会通过第二钟控反相器(12)和第一常规反相器21导致第一 Muller C单元31的第一输入端(INl)和第二输入端(IN2)逻辑翻转，并最终导致该反馈回路锁存一个错误的逻辑值，但由于施密特反相器5连同第四钟控反相器14构成的反馈回路锁存正确的逻辑值，在这种情况下，进入第二Muller C单元32的两个输入值一个是翻转的数值(信号值)，另一个是正确的数值(信号值)，而由于第二 Muller C单元32具有过滤性(详见图4)，则第二 Muller C单元32的信号输出端(OUT)进入高阻态，第二 MullerC单元32保持原有的逻辑数值不变。由于在锁存期，第五钟控反相器15是打开的，且第五钟控反相器15和第二常规反相器22构成了一个保持器，使得第二 Muller C单元32的信号输出端(OUT)摆脱高阻态，从而确保本产品的信号输出值仍然正确。
[0038]对于施密特反相器连同第四钟控反相器14构成的反馈回路:该反馈回路与普通静态锁存器(见图1)的最大不同便是将普通静态锁存器中的普通的反相器(13)和传输门(TG2 )用施密特反相器替换，如此不仅减少了一个敏感节点并且增加了锁存器最敏感节点的关键电荷，降低了数据翻转的概率。即使该反馈环的数据发生翻转，但由于第一Muller C单元31连同第二钟控反相器12以及第一常规反相器21构成的反馈回路锁存正确的逻辑值，在这种情况下，第二Muller C单元32的两个输入一个正确,一个翻转，由于第二MullerC单元32过滤性(详见图4)可知，第二 Muller C单元32的输出(OUT)进入高阻态，其逻辑保持不变，故而本产品的输出值仍然正确。
[0039]综上所述，本产品为了屏蔽辐射导致锁存器内部节点翻转所造成的影响，设置了两个相互独立的反馈回路来锁存数据，并且使用第二 Muller C单元32将两个反馈回路锁存的数据联合输出，防止内部节点翻转影响锁存器输出。由于两个反馈回路同时翻转概率非常低这一事实；本产品的Muller C单元能够有效地屏蔽出现在单个反馈回路中出现的SEU。
[0040]可以看到，由本发明所述的抗单粒子翻转和单粒子瞬态脉冲的锁存器，在透明期能够过滤掉脉冲宽度不大于Tltelay的电压瞬态波动。在锁存期，当两个数据通路中有一个发生翻转时，本产品正常输出；当本产品的内部节点分别在不同时间段发生翻转，本产品仍能正常输出。本产品利用Muller C单元电路过滤SEU和SET，利用施密特反相器用以增加敏感节点的关键电荷，利用延迟电路用以产生延迟形式的信号。相比于三模冗余(TMR)，本产品在具有相同可靠性的前提下，无论面积开销或是功耗开销都具有巨大优势。本发明可以有效地消除辐射对电路的影响，具有较好的抗辐射性能，且电路结构简单，面积开销小。
【权利要求】
1.抗单粒子翻转和单粒子瞬态脉冲的锁存器，其特征在于:包括五个钟控反相器、两个常规反相器、两个Muller C单元电路、一个延时电路(4)和一个施密特反相器(5);所述四个钟控反相器依次为第一钟控反相器(11)、第二钟控反相器(12)、第三钟控反相器(13)、第四钟控反相器(14)和第五钟控反相器(15);两个常规反相器依次为第一常规反相器(21)和第二常规反相器(22);两个Muller C单元电路依次为第一 Muller C单元电路(31)和第二Muller C单元电路(32);每个Muller C单元电路内均含有第一信号输入端、第二信号输入端和信号输出端； 其中，第一钟控反相器(11)的信号输入端为本锁存器的数据输入端，第一钟控反相器(11)的信号输出端分别与第一 Muller C单兀(31)的信号输出端、第二 Muller C单兀(32)的第一信号输入端以及延时电路(4)的信号输入端相连接；第一 Muller C单兀的信号输出端与第二钟控反相器(12)的信号输入端相连接，第二钟控反相器(12)的信号输出端与第-Muller C单元的第一信号输入端相连接；第一 Muller C单元的信号输出端与常规反相器(21)的信号输入端相连接,常规反相器(21)的信号输出端与第一 Muller C单兀的第二信号输入端相连接；延时电路(4)的信号输出端与第三钟控反相器(13)的信号输入端相连接，第三钟控反相器(13)的信号输出端分别与施密特反相器(5)的信号输入端、第四钟控反相器(14)的信号输出端相连接；施密特反相器(5)的信号输出端与第四钟控反相器(14)的信号输入端相连接；施密特反相器(5)的信号输出端与第四钟控反相器(14)的信号输入端之间的节点与第二 Muller C单元(32)的第二信号输入端相连接；第二 Muller C单元(32)的信号输出端分别与第二常规反相器(22)的输入端和第五钟控反相器(15)的输出端相连；第二 Muller C单元(32)的信号输出端为本锁存器的数据输出端； 所述第一钟控反相器(11)、第二钟控反相器(12)、第三钟控反相器(13)、第四钟控反相器(14)和第五钟控反相器(15)具有相同时钟。
2.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的锁存器，其特征在于:所述Muller C单元电路由第一 PMOS管MP1、第二 PMOS管MP2、第一 NMOS管MNl和第二 NMOS管丽2组成；其中， 第一 PMOS管MPl的栅极与第一 NMOS管MNl的栅极相连接，第一 PMOS管MPl的栅极与第一 NMOS管丽I栅极之间的节点为Muller C单元电路的第一信号输入端；第一 PMOS管MPl的漏极与第二 PMOS管MP2的源极相连接；第二 PMOS管MP2的栅极与第二 NMOS管丽2的栅极相连接，第二 PMOS管MP2的栅极与第二 NMOS管丽2栅极之间的节点为Muller C单元电路的第二信号输入端；第二 PMOS管MP2的漏极与第一 NMOS管丽I的漏极相连接，第二PMOS管MP2的漏极与第一 NMOS管丽I的漏极之间的节点为Muller C单元电路的信号输出入端；第一 NMOS管MNl的衬底接地；第一 NMOS管MNl的源极与第二 NMOS管MN2的漏极相连接，第二 NMOS管MN2的源极以及第二 NMOS管MN2的衬底均接地；第一 PMOS管MPl的源极、第一 PMOS管MPl的衬底和第二 PMOS管MP2的衬底分别与电源相连接。
3.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的锁存器，其特征在于:所述延时电路(4 )包括五个PMOS管和五个NMOS管，依次为第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7 ;其中，第三PMOS管MP3的栅极与第三NMOS管MN3的栅极相连接，第三PMOS管MP3的栅极与第三NMOS管MN3的栅极之间的节点为延时电路(4)的信号输入端；第三PMOS管MP3的源极与第四PMOS管MP4的源极相连接；第三NMOS管MN3的源极与第四NMOS管MN4的源极相连接，第三NMOS管MN3的源极和衬底以及第四NMOS管MN4的源极和衬底均接地；第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的栅极与第四NMOS管MN4的栅极连接在一起；第四PMOS管MP4的漏极、第四NMOS管MN4的漏极、第五PMOS管MP5的栅极与第五NMOS管丽5的栅极连接在一起；第五PMOS管MP5的源极、第六PMOS管MP6的源极和第七PMOS管MP7的源极连接在一起，第五NMOS管MN5的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极连接在一起，第五NMOS管MN5的源极和衬底、第六NMOS管MN6的源极和衬底、以及第七NMOS管MN7的源极和衬底均接地；第五PMOS管MP5的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的栅极、第五NMOS管MN5的漏极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极连接在一起；第六PMOS管MP6的栅极、第七PMOS管MP7的漏极、第六NMOS管MN6的栅极和第七NMOS管MN7的漏极连接在一起，第六PMOS管MP6的栅极、第七PMOS管MP7的漏极、第六NMOS管MN6的栅极和第七NMOS管丽7的漏极之间的节点，为延时电路(4)的信号输出端；第三PMOS管MP3的源极和衬底以及第四PMOS管MP4的源极和衬底、第五PMOS管MP5的源极和衬底、第六PMOS管MP6的源极和衬底、以及第七PMOS管MP7的源极和衬底均分别与电源(VDD)相连接。
4.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的锁存器，其特征在于:所述施密特反相器5包括三个PMOS管和三个NMOS管，依次为第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MNlO ;其中，第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第八NMOS管MN8的栅极、第九NMOS管MN9的栅极连接在一起，第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第八NMOS管MN8的栅极、第九NMOS管MN9的栅极之间的节点为施密特反相器的信号输入端IN ;第八PMOS管MP8的源极和衬底与电源(VDD)相连接；第八PMOS管MP8的漏极、第九PMOS管MP9的源极、第十PMOS管MPlO的源极连接在一起；第十PMOS管MPlO的漏极接地，第十PMOS管MPlO的衬底接电源(VDD);第九PMOS管MP9的漏极、第十PMOS管MPlO的栅极、第八NMOS管MN8的漏极、第十NMOS管丽10的栅极连接在一起；第九PMOS管MP9的漏极、第十PMOS管MPlO的栅极、第八NMOS管MN8的漏极、第十NMOS管丽10的栅极之间的节点为施密特反相器的信号输出端(OUT);第十NMOS管丽10的漏极接电源(VDD)，第十NMOS管丽10的衬底接地；第八NMOS管MN8的源极、第九NMOS管MN9的漏极和第十NMOS管MNlO的源极连接在一起；第九NMOS管MN9的源极和衬底接地；第九PMOS管MP9的衬底与电源(VDD)相连接；第八NMOS管MN8的衬底接地。
【文档编号】H03K19/094GK104270141SQ201410398366
【公开日】2015年1月7日 申请日期:2014年8月14日 优先权日:2014年8月14日
【发明者】黄正峰, 彭小飞, 鲁迎春, 梁华国, 易茂祥, 欧阳一鸣, 闫爱斌 申请人:合肥工业大学