一种低功耗低面积无竞争1位全加器标准单元的制作方法
一种低功耗低面积无竞争1位全加器标准单元的制作方法
【专利摘要】本发明公开了一种低功耗低面积无竞争1位全加器标准单元，具有第一至第三输入端，进位输出端以及和位输出端，其最低工作电压小于等于0.81V,包括：异或电路，用于产生和位与进位输出所需的异或信号；求和电路，用于输出和位相关信号；进位输出电路，采用传输管与镜像电路耦合输出进位结果，本发明的电路工作条件覆盖所有工艺角和苛刻温度范围(-40℃至125℃)，没有进位输出端竞争问题，适用于各种消费类电子产品中计算单元模块。
【专利说明】一种低功耗低面积无竞争1位全加器标准单元
【技术领域】
[0001] 本发明关于一种数字集成电路领域的基本电路单元，特别是涉及一种可用于标准 单元库设计的低功耗低面积无竞争1位全加器标准单元。
【背景技术】
[0002] 图形处理器单元（Graphic Processing Unit,简称GPU)是当前多媒体应用设备 最广泛的处理单元，在图形处理器单元中，由于电池的容量有限，系统中的图形处理器需要 有极低的功耗才能延长寿命，这些处理器对于速度要求不高，这样我们设计的低功耗电路 应用于需要低功耗的处理器当中。
[0003] 数据通路是处理器的核心，典型的数据通路由算术运算单元、逻辑运算器组合而 成，其中加法器是数据通路上最常用也是最核心的单元之一。因此降低其功耗能够有效的 降低整个处理器的功耗。
[0004] 对1位全加器，A，B分别是第一、第二加法器输入，Cin是第三输入及进位输入，Sum 是和位输出，Co是进位输出。其布尔表达式可总结为：
[0005] H = A XOR B
[0006] Sum = H XOR Cin
[0007] Co = H · Cin+AB
[0008] 其中"X0R"表示异或，" ?"表示逻辑与。
[0009] CMOS全加器电路的实现，一种方法是采用上面的逻辑表达式转化成CMOS电路。 [0010]目前存在的1位CMOS全加器电路结构中，有的采用镜像电路结构，如图1所示，这 种晶体管数目较多，面积较大，速度较慢；有的采用传输管的电路结构，如图2所示，这种电 路结构由于进位输出信号由传输管实现，导致传输管的控制端信号与输入信号相关，产生 竞争带来信号采集错误的问题，且这种电路为了提高全加器的速度，加入更多的缓冲器使 得漏电功耗增加。
【发明内容】
[0011] 为克服上述现有技术存在的不足，本发明之目的在于提供一种低功耗低面积无竞 争1位全加器标准单元，解决了目前已有的标准单元库中的全加器输出信号竞争问题以及 功耗过高的问题，实现了一种可用于标准单元库中且能在各种工艺角，温度，低电源电压环 境下工作的低功耗低面积无竞争1位CMOS全加器电路。
[0012] 为达上述及其它目的，本发明提出一种低功耗低面积无竞争1位全加器标准单 兀，具有第一输入端、第二输入端、第三输入端、进位输出端和和位输出端，所述全加器标准 单元包括异或电路、求和电路、进位输出电路、第四反相器以及第五反相器，所述异或电路 产生和位与进位输出所需的异或信号，其输入端连接所述第一输入端与第二输入端，输出 端连接所述第四反相器的输入端，以控制所述求和电路以及所述进位输出电路来产生和位 输出和进位输出；所述进位输出电路连接所述异或电路、所述第四反相器输出端及所述第 一输入端、第二输入端，采用传输管与镜像电路耦合输出进位结果；所述求和电路连接所述 异或电路、所述第四反相器、所述进位输出电路以及所述第三输入端，用于输出和位相关信 号，所述第五反相器输入端连接所述进位输出电路，输出端为所述进位输出端。
[0013] 进一步地，所述的异或电路包括第一 PMOS管、第一传输门、第一 NMOS管、第二NMOS 管，所述第一 PMOS管的源极与所述第一输入端通过第一反相器连接，其栅极与所述第二输 入端通过第二反相器连接，所述第一 PMOS管的漏极与所述第四反相器输入信号连接，所述 第一传输门的第一控制端通过所述第一反相器与所述第一输入端连接，并与所述第一 PMOS 管源极连接，第二控制端与所述第一输入端连接，所述第一传输门的输入端通过所述第二 反相器与所述第二输入端连接，所述第一 NMOS管的漏极与所述第一传输门输出端以及所 述第一 PMOS管漏端耦合在一起与所述第四反相器输入信号连接，所述第一 NMOS管的栅极 与所述第一输入端通过所述第一反相器连接，所述第一 NMOS管的源极与所述第二NMOS管 的漏极连接在一起，所述第二NMOS管的源极与地连接在一起，栅极与所述第二输入端通过 所述第二反相器连接。
[0014] 进一步地，所述进位输出电路包括第二传输门和镜像电路，第二传输门的输入端 与所述进位输出端通过所述第五反相器连接，其第一控制端与所述第四反相器输出连接， 第二控制端与所述第四反相器输入端连接；所述的镜像电路由上拉电路和下拉电路组成， 所述上拉电路由第三PMOS管和第四PMOS管组成，所述下拉电路由第四NMOS管和第五NMOS 管组成，所述第三PMOS管的源极与电源连接，漏极与所述第四PMOS管源极连接，其栅极与 所述第五NMOS管的栅极以及所述第二输入端相连接，所述第四PMOS管的漏极与所述第四 NMOS管漏极连接作为所述镜像电路的输出与所述第二传输门输出耦合在一起并通过所述 第五反相器与所述进位输出端连接，其栅极与所述第四NMOS管的栅极以及所述第一输入 端连接，所述第四NMOS管的源极与所述第五NMOS管漏极连接，所述第五NMOS管的源极与 地连接。
[0015] 进一步地，所述求和电路包括第三传输门、第五PMOS管与第六NMOS管，所述第三 传输门的输入端与所述第二传输门的输出端以及所述第五PMOS管、所述第六NMOS管的栅 极连接，并与所述第三输入端通过所述第三反相器连接，所述第三传输门的第一控制端与 第二控制端分别与所述第二传输门的第一控制端第二控制端连接，所述第三传输门的输出 端与所述第五PMOS管的漏极以及所述第六NMOS管的漏极耦合在一起与所述和位输出端连 接；所述第五PMOS的源极与所述第三传输门的第一控制端连接，所述第六NMOS管的源极与 所述第三传输门的第二控制端连接。
[0016] 进一步地，所述第一传输门、第二传输门、第三传输门分别由源漏相连的一 PMOS 管和一 NMOS管组成。
[0017] 进一步地，所述第一反相器由第八PMOS管和第九NMOS管组成，该第八PMOS管源 极与电源连接，漏极接所述第九NMOS管漏极，所述第九NMOS管源极接地，所述第八PMOS管 和所述第九NMOS管的栅极相连与所述第一输入端连接。
[0018] 进一步地，所述第二反相器由第九PMOS管和第十NMOS管组成，所述第九PMOS管 源极与电源连接，漏极接所述第十NMOS管漏极，所述第十NMOS管源极接地，所述第九PMOS 管和所述第十NMOS管的栅极相连与所述第二输入端连接。
[0019] 进一步地，所述第三反相器由第十PMOS管和第i^一 NMOS管组成，该第十PMOS管 源极与电源连接，漏极接所述第十一 NMOS管漏极，所述第十一 NMOS管源极接地，所述第十 PMOS管和所述第十一 NMOS管的栅极相连与所述第三输入端连接。
[0020] 进一步地，所述第四反相器由第十一 PMOS管和第十二NMOS管组成，该第十一 PMOS 管源极与电源连接，漏极接所述第十二NMOS管漏极，所述第十二NMOS管源极接地，所述第 十一 PMOS管和所述第十二NMOS管的栅极相连与所述异或电路的输出连接。
[0021] 进一步地，所述第五反相器由第十二PMOS管和第十三NMOS管组成，该第十二PMOS 管源极与电源连接，漏极接所述第十三NMOS管匪13漏极，所述第十三NMOS管源极接地，所 述第十二PMOS管和所述第十三NMOS管的栅极相连，并与所述进位输出电路的输出连接。
[0022] 与现有技术相比，本发明提供了一种低功耗低面积无竞争1位全加器标准单元通 过在进位电路中采用镜像层叠电路结构，且在求和电路中采用的第三传输管以及第五PMOS 管和第六NMOS管的连接方式，有效的避免晶体管漏极源极与电源和地的直接连接，且在异 或信号为（H= 1)时，第五PMOS管和第六NMOS管也可帮助输出求和端充放电，因此降低了 漏电功耗也在某些输入状态下提高了速度；由于进位电路中采用的镜像电路不像采用的传 输管式加法器进位电路中采用的传输管结构由于其控制端与输入端是相关信号而产生竞 争的风险，且没有毛刺的产生也可以减少电路的功耗，该镜像电路可有效的避免竞争信号 的产生。
【专利附图】
【附图说明】
[0023] 图1是现有技术中的一种1位全加器的镜像CMOS电路；
[0024] 图2是现有技术中的一种应用传输管的1位全加器标准单元电路图；
[0025] 图3为本发明一种低功耗低面积无竞争1位全加器标准单元的电路结构示意图；
[0026] 图4是本发明电路结构中各反相器的结构示意图；
[0027] 图5是采用本发明全加器得到仿真验证原理图；
【具体实施方式】
[0028] 以下通过特定的具体实例并结合【专利附图】
【附图说明】本发明的实施方式，本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同 的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离 本发明的精神下进行各种修饰与变更。
[0029] 图3为本发明一种低功耗低面积无竞争1位全加器标准单元的电路结构示意图。 如图3所示，本发明一种低功耗低面积无竞争1位全加器标准单元，具有第一输入端A，第二 输入端B，第三输入端Cin,，进位输出端Co和和位输出端Sum，其包括异或电路10 (用H表 示）、进位输出电路20、求和电路30、第四反相器INV4以及第五反相器INV5。
[0030] 所述异或电路10连接第四反相器INV4的输入端，控制求和电路30以及进位输出 电路20来产生和位输出和进位输出，所述的异或电路10包括第一 PMOS管PM1、第一传输 门、第一 NMOS管NMl、第二NMOS管NM2,第一 PMOS管PMl的源极与第一输入端A通过第一 反相器INVl连接，其栅极与第二输入端B通过第二反相器INV2连接，所述第一 PMOS管的 漏极与第四反相器INV4输入信号连接；第一传输门由源漏相连的第六PMOS管PM6和第 七NMOS管匪7组成，该第一传输门的第一控制端通过第一反相器INVl与第一输入端A连 接，并与第一 PMOS管PMl源极连接，第二控制端与第一输入端A连接，该第一传输门的输入 端通过第二反相器INV2与第二输入端B连接；所述第一 NMOS管匪1的漏极与第一传输门 输出端以及第一 PMOS管PMl漏端f禹合在一起与第四反相器INV4输入信号连接，所述第一 NMOS管匪1的栅极与第一输入端A通过第一反相器INVl连接，第一 NMOS管匪1的源极与 第二NMOS管匪2的漏极连接在一起，第二NMOS管匪2的源极与地连接在一起，栅极与第二 输入端B通过第二反相器INV2连接。
[0031] 所述进位输出电路20包括第二传输门和镜像电路，第二传输门由源漏相连的第 二PMOS管PM2和第三NMOS管匪3组成，第二传输门的输入端与输出进位端Co通过第五反 相器INV5连接，其第一控制端与第四反相器INV4输出连接，第二控制端与第四反相器INV4 输入端连接；所述的镜像电路由上拉电路和下拉电路组成，上拉电路由第三PMOS管PM3和 第四PMOS管PM4组成，下拉电路由第四NMOS管NM4和第五NMOS管NM5组成，第三PMOS管 PM3的源极与电源连接，漏极与第四PMOS管源极连接，其栅极与第五NMOS的栅极以及第二 输入端B相连接，第四PMOS管PM4的漏极与第四NMOS管NM4漏极连接作为镜像电路的输 出与第二传输门输出I禹合在一起（Cob)并通过第五反相器INV5与进位输出端Co连接，其 栅极与第四NMOS管NM4的栅极以及第一输入端A连接，第四NMOS管的源极与第五NMOS管 漏极连接，第五NMOS管的源极与地连接。
[0032] 所述求和电路30包括第三传输门、第五PMOS管PM5与第六NMOS管NM6,第三传 输门由源漏相连的第七PMOS管PM7和第八NMOS管NM8组成，第三传输门的输入端与第二 传输门的输出端以及第五PMOS管PM5、第六NMOS管NM6的栅极连接，并与第三输入端Cin 通过第三反相器INV3连接，所述第三传输门的第一控制端与第二控制端分别与第二传输 门的第一控制端第二控制端连接，所述第三传输门的输出端与第五PMOS管的漏极以及第 六NMOS管的漏极耦合在一起与和位输出端Sum连接；所述第五PMOS管PM5的源极与第三 传输门的第一控制端连接，所述第六NMOS管NM6的源极第三传输门的第二控制端连接。
[0033] 图4为本发明电路结构中各反相器的结构示意图。如图1所示，第一反相器INVl 由第八PMOS管PM8和第九NMOS管NM9组成，该第八PMOS管PM8源极与电源连接，漏极接 第九NMOS管NM9漏极组成输出端Nl，第九NMOS管NM9源极接地，第八PMOS管PM8和第九 NMOS管NM9的栅极相连与第一输入端A连接。第二反相器INV2由第九PMOS管PM9和第十 NMOS管NMlO组成，该第九PMOS管PM9源极与电源连接，漏极接第十NMOS管NMlO漏极组成 输出端N2,第十NMOS管NMlO源极接地，第九PMOS管PM9和第十NMOS管NMlO的栅极相连 与第二输入端B连接。第三反相器INV3由第十PMOS管PMlO和第i^一 NMOS管匪11组成， 该第十PMOS管PMlO源极与电源连接，漏极接第i^一 NMOS管匪11漏极组成输出端Cinb，第 i^一 NMOS管NMll源极接地，第十PMOS管PMlO和第i^一 NMOS管NMll的栅极相连与第三 输入端Cin连接。第四反相器INV4由第i^一 PMOS管PMll和第十二NMOS管匪12组成，该 第i^一 PMOS管PMll源极与电源连接，漏极接第十二NMOS管匪12漏极组成输出端N3,第 十二NMOS管NM12源极接地，第i^一 PMOS管PMll和第十二NMOS管NM12的栅极相连与所 述异或电路10的输出H连接。第五反相器INV5由第十二PMOS管PM12和第十三NMOS管 匪13组成，该第十二PMOS管PM12源极与电源连接，漏极接第十三NMOS管匪13漏极组成 进位输出端Co,第十三NMOS管NM13源极接地，第十二PMOS管PM12和第十三NMOS管NM13 的栅极相连与所述进位输出电路30的输出连接。
[0034] 下面对本发明的原理作如下描述：
[0035] 本发明的目的是设计一种可用于标准单元库中且能在各种工艺角，温度，低电源 电压环境下工作的低功耗低面积无竞争1位CMOS全加器电路，以克服现有的传输管型全加 器标准单元存在的功耗和输出竞争问题。
[0036] 为了实现低功耗的目的，一种技术是降低电源电压。由于电源电压在电路功耗计 算公式中是平方项，降低电源电压对降低功耗来很重要。另一种技术是采用的层叠式电路 结构，层叠的CMOS个数越多，单个管子漏电流就越小，保证电路的所有节点工作在全电压 摆幅上且没有信号竞争问题，为了得到低功耗以及无竞争，本发明在进位输出电路中采用 镜像层叠电路结构，且在求和电路中采用的第三传输门以及第五PMOS管和第六NMOS管的 连接方式，有效的避免晶体管漏极源极与电源和地的直接连接，且在异或信号为（H= 1) 时，第五PMOS管和第六NMOS管也可帮助输出求和端充放电，因此降低了漏电功耗也在某些 输入状态下提高了速度；由于进位电路中采用的镜像电路不像现有技术图2中采用的传输 管式加法器进位电路中采用的传输管结构由于其控制端与输入端是相关信号而产生竞争 的风险，且没有毛刺的产生也可以减少电路的功耗，该镜像电路可有效的避免竞争信号的 产生。
[0037] 仿真结果：
[0038] 4-bit进位传播加法器
[0039] 为了进一步观察N位全加器级联后的加法器电路特性，以4位进位传播加法器为 例进行仿真验证。由于此电路关键路径为Cin到输出Co3,出现在A0-A3 = 1，B0-B3 = 0的 情况，仿真结果表明Cin到输出Co3具有最大延迟。
【权利要求】
1. 一种低功耗低面积无竞争1位全加器标准单元，具有第一输入端、第二输入端、第三 输入端、进位输出端和和位输出端，其特征在于：所述全加器标准单元包括异或电路、求和 电路、进位输出电路、第四反相器以及第五反相器，所述异或电路产生和位与进位输出所需 的异或信号，其输入端连接所述第一输入端与第二输入端，输出端连接所述第四反相器的 输入端，以控制所述求和电路以及所述进位输出电路来产生和位输出和进位输出；所述进 位输出电路连接所述异或电路、所述第四反相器输出端及所述第一输入端、第二输入端，采 用传输管与镜像电路耦合输出进位结果；所述求和电路连接所述异或电路、所述第四反相 器、所述进位输出电路以及所述第三输入端，用于输出和位相关信号，所述第五反相器输入 端连接所述进位输出电路，输出端为所述进位输出端。
2. 如权利要求1所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述的异或电路包括第一 PMOS管、第一传输门、第一 NMOS管、第二NMOS管，所述第一 PMOS 管的源极与所述第一输入端通过第一反相器连接，其栅极与所述第二输入端通过第二反相 器连接，所述第一 PMOS管的漏极与所述第四反相器输入信号连接，所述第一传输门的第一 控制端通过所述第一反相器与所述第一输入端连接，并与所述第一 PMOS管源极连接，第二 控制端与所述第一输入端连接，所述第一传输门的输入端通过所述第二反相器与所述第二 输入端连接，所述第一 NMOS管的漏极与所述第一传输门输出端以及所述第一 PMOS管漏端 耦合在一起与所述第四反相器输入信号连接，所述第一 NMOS管的栅极与所述第一输入端 通过所述第一反相器连接，所述第一 NMOS管的源极与所述第二NMOS管的漏极连接在一起， 所述第二NMOS管的源极与地连接在一起，栅极与所述第二输入端通过所述第二反相器连 接。
3. 如权利要求2所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述进位输出电路包括第二传输门和镜像电路，第二传输门的输入端与所述进位输出端通 过所述第五反相器连接，其第一控制端与所述第四反相器输出连接，第二控制端与所述第 四反相器输入端连接；所述的镜像电路由上拉电路和下拉电路组成，所述上拉电路由第三 PMOS管和第四PMOS管组成，所述下拉电路由第四NMOS管和第五NMOS管组成，所述第三 PMOS管的源极与电源连接，漏极与所述第四PMOS管源极连接，其栅极与所述第五NMOS管 的栅极以及所述第二输入端相连接，所述第四PMOS管的漏极与所述第四NMOS管漏极连接 作为所述镜像电路的输出与所述第二传输门输出耦合在一起并通过所述第五反相器与所 述进位输出端连接，其栅极与所述第四NMOS管的栅极以及所述第一输入端连接，所述第四 NMOS管的源极与所述第五NMOS管漏极连接，所述第五NMOS管的源极与地连接。
4. 如权利要求3所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述求和电路包括第三传输门、第五PMOS管与第六NMOS管，所述第三传输门的输入端与所 述第二传输门的输出端以及所述第五PMOS管、所述第六NMOS管的栅极连接，并与所述第三 输入端通过所述第三反相器连接，所述第三传输门的第一控制端与第二控制端分别与所述 第二传输门的第一控制端第二控制端连接，所述第三传输门的输出端与所述第五PMOS管 的漏极以及所述第六NMOS管的漏极耦合在一起与所述和位输出端连接；所述第五PMOS的 源极与所述第三传输门的第一控制端连接，所述第六NMOS管的源极与所述第三传输门的 第二控制端连接。
5. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于： 所述第一传输门、第二传输门、第三传输门分别由源漏相连的一 PMOS管和一 NMOS管组成。
6. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第一反相器由第八PM0S管和第九NM0S管组成，该第八PM0S管源极与电源连接，漏极 接所述第九NM0S管漏极，所述第九NM0S管源极接地，所述第八PM0S管和所述第九NM0S管 的栅极相连与所述第一输入端连接。
7. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第二反相器由第九PM0S管和第十NM0S管组成，所述第九PM0S管源极与电源连接，漏 极接所述第十NM0S管漏极，所述第十NM0S管源极接地，所述第九PM0S管和所述第十NM0S 管的栅极相连与所述第二输入端连接。
8. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第三反相器由第十PM0S管和第十一 NM0S管组成，该第十PM0S管源极与电源连接，漏 极接所述第十一 NM0S管漏极，所述第十一 NM0S管源极接地，所述第十PM0S管和所述第 十一 NM0S管的栅极相连与所述第三输入端连接。
9. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第四反相器由第十一 PM0S管和第十二NM0S管组成，该第十一 PM0S管源极与电源连 接，漏极接所述第十二NM0S管漏极，所述第十二NM0S管源极接地，所述第十一 PM0S管和所 述第十二NM0S管的栅极相连与所述异或电路的输出连接。
10. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第五反相器由第十二PM0S管和第十三NM0S管组成，该第十二PM0S管源极与电源连 接，漏极接所述第十三NM0S管匪13漏极，所述第十三NM0S管源极接地，所述第十二PM0S 管和所述第十三NM0S管的栅极相连，并与所述进位输出电路的输出连接。
【文档编号】H03K19/20GK104333371SQ201410437865
【公开日】2015年2月4日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】付宇卓, 王安静, 刘婷 申请人:上海交通大学
【专利摘要】本发明公开了一种低功耗低面积无竞争1位全加器标准单元，具有第一至第三输入端，进位输出端以及和位输出端，其最低工作电压小于等于0.81V,包括：异或电路，用于产生和位与进位输出所需的异或信号；求和电路，用于输出和位相关信号；进位输出电路，采用传输管与镜像电路耦合输出进位结果，本发明的电路工作条件覆盖所有工艺角和苛刻温度范围(-40℃至125℃)，没有进位输出端竞争问题，适用于各种消费类电子产品中计算单元模块。
【专利说明】一种低功耗低面积无竞争1位全加器标准单元
【技术领域】
[0001] 本发明关于一种数字集成电路领域的基本电路单元，特别是涉及一种可用于标准 单元库设计的低功耗低面积无竞争1位全加器标准单元。
【背景技术】
[0002] 图形处理器单元（Graphic Processing Unit,简称GPU)是当前多媒体应用设备 最广泛的处理单元，在图形处理器单元中，由于电池的容量有限，系统中的图形处理器需要 有极低的功耗才能延长寿命，这些处理器对于速度要求不高，这样我们设计的低功耗电路 应用于需要低功耗的处理器当中。
[0003] 数据通路是处理器的核心，典型的数据通路由算术运算单元、逻辑运算器组合而 成，其中加法器是数据通路上最常用也是最核心的单元之一。因此降低其功耗能够有效的 降低整个处理器的功耗。
[0004] 对1位全加器，A，B分别是第一、第二加法器输入，Cin是第三输入及进位输入，Sum 是和位输出，Co是进位输出。其布尔表达式可总结为：
[0005] H = A XOR B
[0006] Sum = H XOR Cin
[0007] Co = H · Cin+AB
[0008] 其中"X0R"表示异或，" ?"表示逻辑与。
[0009] CMOS全加器电路的实现，一种方法是采用上面的逻辑表达式转化成CMOS电路。 [0010]目前存在的1位CMOS全加器电路结构中，有的采用镜像电路结构，如图1所示，这 种晶体管数目较多，面积较大，速度较慢；有的采用传输管的电路结构，如图2所示，这种电 路结构由于进位输出信号由传输管实现，导致传输管的控制端信号与输入信号相关，产生 竞争带来信号采集错误的问题，且这种电路为了提高全加器的速度，加入更多的缓冲器使 得漏电功耗增加。
【发明内容】
[0011] 为克服上述现有技术存在的不足，本发明之目的在于提供一种低功耗低面积无竞 争1位全加器标准单元，解决了目前已有的标准单元库中的全加器输出信号竞争问题以及 功耗过高的问题，实现了一种可用于标准单元库中且能在各种工艺角，温度，低电源电压环 境下工作的低功耗低面积无竞争1位CMOS全加器电路。
[0012] 为达上述及其它目的，本发明提出一种低功耗低面积无竞争1位全加器标准单 兀，具有第一输入端、第二输入端、第三输入端、进位输出端和和位输出端，所述全加器标准 单元包括异或电路、求和电路、进位输出电路、第四反相器以及第五反相器，所述异或电路 产生和位与进位输出所需的异或信号，其输入端连接所述第一输入端与第二输入端，输出 端连接所述第四反相器的输入端，以控制所述求和电路以及所述进位输出电路来产生和位 输出和进位输出；所述进位输出电路连接所述异或电路、所述第四反相器输出端及所述第 一输入端、第二输入端，采用传输管与镜像电路耦合输出进位结果；所述求和电路连接所述 异或电路、所述第四反相器、所述进位输出电路以及所述第三输入端，用于输出和位相关信 号，所述第五反相器输入端连接所述进位输出电路，输出端为所述进位输出端。
[0013] 进一步地，所述的异或电路包括第一 PMOS管、第一传输门、第一 NMOS管、第二NMOS 管，所述第一 PMOS管的源极与所述第一输入端通过第一反相器连接，其栅极与所述第二输 入端通过第二反相器连接，所述第一 PMOS管的漏极与所述第四反相器输入信号连接，所述 第一传输门的第一控制端通过所述第一反相器与所述第一输入端连接，并与所述第一 PMOS 管源极连接，第二控制端与所述第一输入端连接，所述第一传输门的输入端通过所述第二 反相器与所述第二输入端连接，所述第一 NMOS管的漏极与所述第一传输门输出端以及所 述第一 PMOS管漏端耦合在一起与所述第四反相器输入信号连接，所述第一 NMOS管的栅极 与所述第一输入端通过所述第一反相器连接，所述第一 NMOS管的源极与所述第二NMOS管 的漏极连接在一起，所述第二NMOS管的源极与地连接在一起，栅极与所述第二输入端通过 所述第二反相器连接。
[0014] 进一步地，所述进位输出电路包括第二传输门和镜像电路，第二传输门的输入端 与所述进位输出端通过所述第五反相器连接，其第一控制端与所述第四反相器输出连接， 第二控制端与所述第四反相器输入端连接；所述的镜像电路由上拉电路和下拉电路组成， 所述上拉电路由第三PMOS管和第四PMOS管组成，所述下拉电路由第四NMOS管和第五NMOS 管组成，所述第三PMOS管的源极与电源连接，漏极与所述第四PMOS管源极连接，其栅极与 所述第五NMOS管的栅极以及所述第二输入端相连接，所述第四PMOS管的漏极与所述第四 NMOS管漏极连接作为所述镜像电路的输出与所述第二传输门输出耦合在一起并通过所述 第五反相器与所述进位输出端连接，其栅极与所述第四NMOS管的栅极以及所述第一输入 端连接，所述第四NMOS管的源极与所述第五NMOS管漏极连接，所述第五NMOS管的源极与 地连接。
[0015] 进一步地，所述求和电路包括第三传输门、第五PMOS管与第六NMOS管，所述第三 传输门的输入端与所述第二传输门的输出端以及所述第五PMOS管、所述第六NMOS管的栅 极连接，并与所述第三输入端通过所述第三反相器连接，所述第三传输门的第一控制端与 第二控制端分别与所述第二传输门的第一控制端第二控制端连接，所述第三传输门的输出 端与所述第五PMOS管的漏极以及所述第六NMOS管的漏极耦合在一起与所述和位输出端连 接；所述第五PMOS的源极与所述第三传输门的第一控制端连接，所述第六NMOS管的源极与 所述第三传输门的第二控制端连接。
[0016] 进一步地，所述第一传输门、第二传输门、第三传输门分别由源漏相连的一 PMOS 管和一 NMOS管组成。
[0017] 进一步地，所述第一反相器由第八PMOS管和第九NMOS管组成，该第八PMOS管源 极与电源连接，漏极接所述第九NMOS管漏极，所述第九NMOS管源极接地，所述第八PMOS管 和所述第九NMOS管的栅极相连与所述第一输入端连接。
[0018] 进一步地，所述第二反相器由第九PMOS管和第十NMOS管组成，所述第九PMOS管 源极与电源连接，漏极接所述第十NMOS管漏极，所述第十NMOS管源极接地，所述第九PMOS 管和所述第十NMOS管的栅极相连与所述第二输入端连接。
[0019] 进一步地，所述第三反相器由第十PMOS管和第i^一 NMOS管组成，该第十PMOS管 源极与电源连接，漏极接所述第十一 NMOS管漏极，所述第十一 NMOS管源极接地，所述第十 PMOS管和所述第十一 NMOS管的栅极相连与所述第三输入端连接。
[0020] 进一步地，所述第四反相器由第十一 PMOS管和第十二NMOS管组成，该第十一 PMOS 管源极与电源连接，漏极接所述第十二NMOS管漏极，所述第十二NMOS管源极接地，所述第 十一 PMOS管和所述第十二NMOS管的栅极相连与所述异或电路的输出连接。
[0021] 进一步地，所述第五反相器由第十二PMOS管和第十三NMOS管组成，该第十二PMOS 管源极与电源连接，漏极接所述第十三NMOS管匪13漏极，所述第十三NMOS管源极接地，所 述第十二PMOS管和所述第十三NMOS管的栅极相连，并与所述进位输出电路的输出连接。
[0022] 与现有技术相比，本发明提供了一种低功耗低面积无竞争1位全加器标准单元通 过在进位电路中采用镜像层叠电路结构，且在求和电路中采用的第三传输管以及第五PMOS 管和第六NMOS管的连接方式，有效的避免晶体管漏极源极与电源和地的直接连接，且在异 或信号为（H= 1)时，第五PMOS管和第六NMOS管也可帮助输出求和端充放电，因此降低了 漏电功耗也在某些输入状态下提高了速度；由于进位电路中采用的镜像电路不像采用的传 输管式加法器进位电路中采用的传输管结构由于其控制端与输入端是相关信号而产生竞 争的风险，且没有毛刺的产生也可以减少电路的功耗，该镜像电路可有效的避免竞争信号 的产生。
【专利附图】
【附图说明】
[0023] 图1是现有技术中的一种1位全加器的镜像CMOS电路；
[0024] 图2是现有技术中的一种应用传输管的1位全加器标准单元电路图；
[0025] 图3为本发明一种低功耗低面积无竞争1位全加器标准单元的电路结构示意图；
[0026] 图4是本发明电路结构中各反相器的结构示意图；
[0027] 图5是采用本发明全加器得到仿真验证原理图；
【具体实施方式】
[0028] 以下通过特定的具体实例并结合【专利附图】
【附图说明】本发明的实施方式，本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同 的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离 本发明的精神下进行各种修饰与变更。
[0029] 图3为本发明一种低功耗低面积无竞争1位全加器标准单元的电路结构示意图。 如图3所示，本发明一种低功耗低面积无竞争1位全加器标准单元，具有第一输入端A，第二 输入端B，第三输入端Cin,，进位输出端Co和和位输出端Sum，其包括异或电路10 (用H表 示）、进位输出电路20、求和电路30、第四反相器INV4以及第五反相器INV5。
[0030] 所述异或电路10连接第四反相器INV4的输入端，控制求和电路30以及进位输出 电路20来产生和位输出和进位输出，所述的异或电路10包括第一 PMOS管PM1、第一传输 门、第一 NMOS管NMl、第二NMOS管NM2,第一 PMOS管PMl的源极与第一输入端A通过第一 反相器INVl连接，其栅极与第二输入端B通过第二反相器INV2连接，所述第一 PMOS管的 漏极与第四反相器INV4输入信号连接；第一传输门由源漏相连的第六PMOS管PM6和第 七NMOS管匪7组成，该第一传输门的第一控制端通过第一反相器INVl与第一输入端A连 接，并与第一 PMOS管PMl源极连接，第二控制端与第一输入端A连接，该第一传输门的输入 端通过第二反相器INV2与第二输入端B连接；所述第一 NMOS管匪1的漏极与第一传输门 输出端以及第一 PMOS管PMl漏端f禹合在一起与第四反相器INV4输入信号连接，所述第一 NMOS管匪1的栅极与第一输入端A通过第一反相器INVl连接，第一 NMOS管匪1的源极与 第二NMOS管匪2的漏极连接在一起，第二NMOS管匪2的源极与地连接在一起，栅极与第二 输入端B通过第二反相器INV2连接。
[0031] 所述进位输出电路20包括第二传输门和镜像电路，第二传输门由源漏相连的第 二PMOS管PM2和第三NMOS管匪3组成，第二传输门的输入端与输出进位端Co通过第五反 相器INV5连接，其第一控制端与第四反相器INV4输出连接，第二控制端与第四反相器INV4 输入端连接；所述的镜像电路由上拉电路和下拉电路组成，上拉电路由第三PMOS管PM3和 第四PMOS管PM4组成，下拉电路由第四NMOS管NM4和第五NMOS管NM5组成，第三PMOS管 PM3的源极与电源连接，漏极与第四PMOS管源极连接，其栅极与第五NMOS的栅极以及第二 输入端B相连接，第四PMOS管PM4的漏极与第四NMOS管NM4漏极连接作为镜像电路的输 出与第二传输门输出I禹合在一起（Cob)并通过第五反相器INV5与进位输出端Co连接，其 栅极与第四NMOS管NM4的栅极以及第一输入端A连接，第四NMOS管的源极与第五NMOS管 漏极连接，第五NMOS管的源极与地连接。
[0032] 所述求和电路30包括第三传输门、第五PMOS管PM5与第六NMOS管NM6,第三传 输门由源漏相连的第七PMOS管PM7和第八NMOS管NM8组成，第三传输门的输入端与第二 传输门的输出端以及第五PMOS管PM5、第六NMOS管NM6的栅极连接，并与第三输入端Cin 通过第三反相器INV3连接，所述第三传输门的第一控制端与第二控制端分别与第二传输 门的第一控制端第二控制端连接，所述第三传输门的输出端与第五PMOS管的漏极以及第 六NMOS管的漏极耦合在一起与和位输出端Sum连接；所述第五PMOS管PM5的源极与第三 传输门的第一控制端连接，所述第六NMOS管NM6的源极第三传输门的第二控制端连接。
[0033] 图4为本发明电路结构中各反相器的结构示意图。如图1所示，第一反相器INVl 由第八PMOS管PM8和第九NMOS管NM9组成，该第八PMOS管PM8源极与电源连接，漏极接 第九NMOS管NM9漏极组成输出端Nl，第九NMOS管NM9源极接地，第八PMOS管PM8和第九 NMOS管NM9的栅极相连与第一输入端A连接。第二反相器INV2由第九PMOS管PM9和第十 NMOS管NMlO组成，该第九PMOS管PM9源极与电源连接，漏极接第十NMOS管NMlO漏极组成 输出端N2,第十NMOS管NMlO源极接地，第九PMOS管PM9和第十NMOS管NMlO的栅极相连 与第二输入端B连接。第三反相器INV3由第十PMOS管PMlO和第i^一 NMOS管匪11组成， 该第十PMOS管PMlO源极与电源连接，漏极接第i^一 NMOS管匪11漏极组成输出端Cinb，第 i^一 NMOS管NMll源极接地，第十PMOS管PMlO和第i^一 NMOS管NMll的栅极相连与第三 输入端Cin连接。第四反相器INV4由第i^一 PMOS管PMll和第十二NMOS管匪12组成，该 第i^一 PMOS管PMll源极与电源连接，漏极接第十二NMOS管匪12漏极组成输出端N3,第 十二NMOS管NM12源极接地，第i^一 PMOS管PMll和第十二NMOS管NM12的栅极相连与所 述异或电路10的输出H连接。第五反相器INV5由第十二PMOS管PM12和第十三NMOS管 匪13组成，该第十二PMOS管PM12源极与电源连接，漏极接第十三NMOS管匪13漏极组成 进位输出端Co,第十三NMOS管NM13源极接地，第十二PMOS管PM12和第十三NMOS管NM13 的栅极相连与所述进位输出电路30的输出连接。
[0034] 下面对本发明的原理作如下描述：
[0035] 本发明的目的是设计一种可用于标准单元库中且能在各种工艺角，温度，低电源 电压环境下工作的低功耗低面积无竞争1位CMOS全加器电路，以克服现有的传输管型全加 器标准单元存在的功耗和输出竞争问题。
[0036] 为了实现低功耗的目的，一种技术是降低电源电压。由于电源电压在电路功耗计 算公式中是平方项，降低电源电压对降低功耗来很重要。另一种技术是采用的层叠式电路 结构，层叠的CMOS个数越多，单个管子漏电流就越小，保证电路的所有节点工作在全电压 摆幅上且没有信号竞争问题，为了得到低功耗以及无竞争，本发明在进位输出电路中采用 镜像层叠电路结构，且在求和电路中采用的第三传输门以及第五PMOS管和第六NMOS管的 连接方式，有效的避免晶体管漏极源极与电源和地的直接连接，且在异或信号为（H= 1) 时，第五PMOS管和第六NMOS管也可帮助输出求和端充放电，因此降低了漏电功耗也在某些 输入状态下提高了速度；由于进位电路中采用的镜像电路不像现有技术图2中采用的传输 管式加法器进位电路中采用的传输管结构由于其控制端与输入端是相关信号而产生竞争 的风险，且没有毛刺的产生也可以减少电路的功耗，该镜像电路可有效的避免竞争信号的 产生。
[0037] 仿真结果：
[0038] 4-bit进位传播加法器
[0039] 为了进一步观察N位全加器级联后的加法器电路特性，以4位进位传播加法器为 例进行仿真验证。由于此电路关键路径为Cin到输出Co3,出现在A0-A3 = 1，B0-B3 = 0的 情况，仿真结果表明Cin到输出Co3具有最大延迟。
【权利要求】
1. 一种低功耗低面积无竞争1位全加器标准单元，具有第一输入端、第二输入端、第三 输入端、进位输出端和和位输出端，其特征在于：所述全加器标准单元包括异或电路、求和 电路、进位输出电路、第四反相器以及第五反相器，所述异或电路产生和位与进位输出所需 的异或信号，其输入端连接所述第一输入端与第二输入端，输出端连接所述第四反相器的 输入端，以控制所述求和电路以及所述进位输出电路来产生和位输出和进位输出；所述进 位输出电路连接所述异或电路、所述第四反相器输出端及所述第一输入端、第二输入端，采 用传输管与镜像电路耦合输出进位结果；所述求和电路连接所述异或电路、所述第四反相 器、所述进位输出电路以及所述第三输入端，用于输出和位相关信号，所述第五反相器输入 端连接所述进位输出电路，输出端为所述进位输出端。
2. 如权利要求1所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述的异或电路包括第一 PMOS管、第一传输门、第一 NMOS管、第二NMOS管，所述第一 PMOS 管的源极与所述第一输入端通过第一反相器连接，其栅极与所述第二输入端通过第二反相 器连接，所述第一 PMOS管的漏极与所述第四反相器输入信号连接，所述第一传输门的第一 控制端通过所述第一反相器与所述第一输入端连接，并与所述第一 PMOS管源极连接，第二 控制端与所述第一输入端连接，所述第一传输门的输入端通过所述第二反相器与所述第二 输入端连接，所述第一 NMOS管的漏极与所述第一传输门输出端以及所述第一 PMOS管漏端 耦合在一起与所述第四反相器输入信号连接，所述第一 NMOS管的栅极与所述第一输入端 通过所述第一反相器连接，所述第一 NMOS管的源极与所述第二NMOS管的漏极连接在一起， 所述第二NMOS管的源极与地连接在一起，栅极与所述第二输入端通过所述第二反相器连 接。
3. 如权利要求2所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述进位输出电路包括第二传输门和镜像电路，第二传输门的输入端与所述进位输出端通 过所述第五反相器连接，其第一控制端与所述第四反相器输出连接，第二控制端与所述第 四反相器输入端连接；所述的镜像电路由上拉电路和下拉电路组成，所述上拉电路由第三 PMOS管和第四PMOS管组成，所述下拉电路由第四NMOS管和第五NMOS管组成，所述第三 PMOS管的源极与电源连接，漏极与所述第四PMOS管源极连接，其栅极与所述第五NMOS管 的栅极以及所述第二输入端相连接，所述第四PMOS管的漏极与所述第四NMOS管漏极连接 作为所述镜像电路的输出与所述第二传输门输出耦合在一起并通过所述第五反相器与所 述进位输出端连接，其栅极与所述第四NMOS管的栅极以及所述第一输入端连接，所述第四 NMOS管的源极与所述第五NMOS管漏极连接，所述第五NMOS管的源极与地连接。
4. 如权利要求3所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述求和电路包括第三传输门、第五PMOS管与第六NMOS管，所述第三传输门的输入端与所 述第二传输门的输出端以及所述第五PMOS管、所述第六NMOS管的栅极连接，并与所述第三 输入端通过所述第三反相器连接，所述第三传输门的第一控制端与第二控制端分别与所述 第二传输门的第一控制端第二控制端连接，所述第三传输门的输出端与所述第五PMOS管 的漏极以及所述第六NMOS管的漏极耦合在一起与所述和位输出端连接；所述第五PMOS的 源极与所述第三传输门的第一控制端连接，所述第六NMOS管的源极与所述第三传输门的 第二控制端连接。
5. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于： 所述第一传输门、第二传输门、第三传输门分别由源漏相连的一 PMOS管和一 NMOS管组成。
6. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第一反相器由第八PM0S管和第九NM0S管组成，该第八PM0S管源极与电源连接，漏极 接所述第九NM0S管漏极，所述第九NM0S管源极接地，所述第八PM0S管和所述第九NM0S管 的栅极相连与所述第一输入端连接。
7. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第二反相器由第九PM0S管和第十NM0S管组成，所述第九PM0S管源极与电源连接，漏 极接所述第十NM0S管漏极，所述第十NM0S管源极接地，所述第九PM0S管和所述第十NM0S 管的栅极相连与所述第二输入端连接。
8. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第三反相器由第十PM0S管和第十一 NM0S管组成，该第十PM0S管源极与电源连接，漏 极接所述第十一 NM0S管漏极，所述第十一 NM0S管源极接地，所述第十PM0S管和所述第 十一 NM0S管的栅极相连与所述第三输入端连接。
9. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第四反相器由第十一 PM0S管和第十二NM0S管组成，该第十一 PM0S管源极与电源连 接，漏极接所述第十二NM0S管漏极，所述第十二NM0S管源极接地，所述第十一 PM0S管和所 述第十二NM0S管的栅极相连与所述异或电路的输出连接。
10. 如权利要求4所述的一种低功耗低面积无竞争1位全加器标准单元，其特征在于：所述第五反相器由第十二PM0S管和第十三NM0S管组成，该第十二PM0S管源极与电源连 接，漏极接所述第十三NM0S管匪13漏极，所述第十三NM0S管源极接地，所述第十二PM0S 管和所述第十三NM0S管的栅极相连，并与所述进位输出电路的输出连接。
【文档编号】H03K19/20GK104333371SQ201410437865
【公开日】2015年2月4日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】付宇卓, 王安静, 刘婷 申请人:上海交通大学
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