传输门电路的制作方法

本发明通常涉及电压保护器件，并且特别涉及用于在电子电路中选择性启用(使能)或禁用电流路径的传输门电路。

背景技术：

图1是包括非易失性闪存存储器101和其他电路102的集成电路100的框图。集成电路100还典型地包括多个焊垫(pad)，以用于向集成电路提供电源电压(例如VDD、VSS)和在集成电路100和外部电路(未示出)之间传送I/O信号。在图1中，仅作为示例示出两个焊垫103和104。I/O(输入/输出)焊垫103可以用于向闪存存储器101提供电源以编程或擦除闪存存储器单元并且可以用于向电路102提供I/O信号。电路102典型地包括MOS(金属氧化物半导体)器件。“I/O信号”可以是输入信号、输出信号或者输入信号和输出信号两者。“MPPAD”指通过传输门电路106连接在I/O焊垫103和电路102之间的集成电路100的信号线105。例如，在闪存特征模式(flash characterization mode)下，当I/O焊垫103接收用以编程或擦除闪存存储器101的电源电压时，I/O焊垫电压可以设置为高达例如15伏特。在该示例中，对于电路102的输入/输出和上拉/下拉路径，最大安全操作电压是3.6伏特。在该示例中，对于传输门106中使用的器件，最大安全操作电压是9伏特。因此，如果不提供适当的保护，则I/O焊垫的电压电平可能损坏电路102和传输门电路106的MOS器件的栅极氧化物和源极/漏极结。然而，在集成电路100的正常输入/输出模式下，需要在I/O焊垫103和电路102之间的低电阻路径。传输门电路106和关联的偏置电压产生电路107被提供在I/O焊垫103和电路102之间，并且被设置为在操作于闪存特征模式时隔离电路102和焊垫103以防止损坏，以及在焊垫103耦接于外部电路以提供和接收I/O信号时为导通的。

图2是传输门电路106的示意性电路图。传输门电路106包括连接在图1的MPPAD信号线105和电路102之间的两个串联连接的传输门201和203。 传输门电路106还包括用于控制第一PMOS晶体管207的导通性的第一PMOS控制电路211，和用于控制第二PMOS晶体管209的导通性的第二PMOS控制电路213。传输门电路106还包括自使能电路214用以使能第一和第二PMOS控制电路211和213。第一PMOS控制电路211包括PMOS晶体管215，其具有偏置在VBIAS的体区、偏置在VBIAS2的栅极、和耦接于MPPAD信号线105的源极。第一PMOS控制电路211还包括隔离的NMOS晶体管217，其具有偏置在VBIAS的N阱、连接至第一PMOS晶体管207的栅极和PMOS晶体管215的漏极的漏极、连接至其源极的体区、以及偏置在VBIAS2的栅极。第一PMOS控制电路211还包括NMOS晶体管219，其具有连接至其源极(连接至VSS(地))的体区、连接至隔离的NMOS晶体管217的源极的漏极、和由使能信号EN控制的栅极。第二PMOS控制电路213接收使能信号EN和偏置信号VBIAS2。传输门电路106用于在第一工作模式下提供MPPAD信号线和电路102的端子(I/O信号)之间的导通路径，以及在第二工作模式下用于将电路102与焊垫103隔离。MPPAD电压、偏置电压、VBIAS、VBIAS2和电源电压VDD的相关值和使能信号EN的状态确定工作模式。

然而，传输门电路106确实具有一些缺陷。很多集成电路产品要求传输门电路在I/O焊垫处支持真正的漏极开路工作模式，也就是说，典型地接收直到5.5伏特的相对高的输入电压，而I/O电源电压VDD处于较低电平，例如在1.7伏特和3.6伏特之间。图2所示的传输门电路不能支持真正的漏极开路工作模式。这是因为，当传输门电路106处于第一工作模式下，并在MPPAD处于比VDD高的电压的情况下(漏极开路模式)在MPPAD信号线和电路102之间提供导通路径时，NMOS晶体管217和219将试图将第一PMOS晶体管207的栅极拉至VSS(标准接地)，而PMOS晶体管215将试图将第一PMOS晶体管207的栅极拉至MPPAD(在MPPAD的电压高于VBIAS2的情况下)。这将导致信号竞争问题，和来自于MPPAD的巨大的电流。

因此，提供支持漏极开路模式的传输门电路将是有益的。

附图说明

通过参考下面结合附图的优选实施例的描述，可以最佳地理解本发明及其目的和优点，附图中：

图1是包括传输门电路的传统集成电路的示意性框图；

图2是传统集成电路的示意性电路图；

图3是根据本发明的一个实施例的传输门电路的示意性电路图；以及

图4是适合于与图3的传输门电路一起使用的传统的偏置电压生成电路的示意性电路图。

具体实施方式

下面结合附图而提及的详细描述旨在作为本发明的优选实施例的描述，而不旨在表示本发明可以实践的唯一形式。需要理解的是，相同或等效的功能可以由旨在涵盖在本发明的精神和范围之内的不同实施例实现。附图中，相同的数字用于表示全文中相同的元件。另外，术语“包括”或者它的任何其它变形意在覆盖非排他性的包括，从而包括一系列元件或步骤的模块、电路、装置部件、结构和方法步骤不仅包括那些元素，还可以包括未明确地列出的或者该模块、电路、装置部件或步骤所固有的其它元件或步骤。在没有更多约束的情况下，由“包括......一”所引领的元件或步骤不排除包括所述元件或步骤的附加的相同的元件或步骤的存在。

在一个实施例中，提供包括输入节点和输出节点、第一开关器件、开关级和第二开关器件的传输门电路。第一开关器件具有耦接于输入节点的第一电极、耦接于结点(nodal point)的第二电极、和控制电极。开关级具有耦接于第一开关器件的控制电极的第一电极、接收第一控制信号的控制电极、和连接到第一基准电压的第二电极。第二开关器件具有耦接于第一开关器件的控制电极的第一电极、接收第一偏置电压的第二电极、和接收第二控制信号的第三电极。当第一和第二控制信号处于第一状态时，第二开关器件关断，以及开关级导通，将第一开关器件的控制电极拉至第一基准电压VSS，并且接通第一开关器件，从而提供输入节点和结点之间的导电路径。当第一和第二控制信号处于第二状态时，开关级关断，并且第二开关器件导通，将第一开关器件的控制电极拉至第一偏置电压，从而将第一开关器件置于非导通状态。

有利的是，传输门电路可以是耐受过压的。也就是说，在输入焊垫处，传输门电路能够承受高于用于形成传输门电路的独立器件的安全工作电压的电压，并且同时能够实现漏极开路操作。在一个实施例中，这通过提供遍及电路 的堆叠的MOSFET(金属氧化物半导体场效应晶体管)级和通过将使能信号电平转换到偏置电压域(源自于输入焊垫电压和电源电压或高于电源电压的其它基准电压)中以控制PMOSFET的栅极来实现。

在一个示例中，传输门电路包括保护器件。保护器件包括第三开关器件，具有用于耦接于输出节点的第一电极、耦接于所述结点的第二电极、和用于接收电源电压的控制电极。当结点处的电压处于或低于电源电压时，保护器件提供结点和输出节点之间的导通路径，以及当结点处的电压高于电源电压的电平时，保护器件使结点与输出节点隔离。保护器件可以是本征(或“天然”(natural))晶体管。

有利地是，传输门电路能够提供闪存高压特征模式下的高压保护和正常模式下的低电阻路径/真正的漏极开路功能。在一些示例实施例中，阱偏置电路、栅极跟踪电路和内部节点钳位电路确保在传输门电路的导通和隔离工作模式中，传输门电路中所有MOS晶体管工作在它们的安全工作电压范围(例如9伏特)内。在导通模式中，通路门(pass gate)完全“导通”提供低电阻路径。额外的本征晶体管能够有利地向连接至传输门电路的输出的并由例如3.3伏特电源供电的电路提供过压保护。这两种工作模式可以利用使能信号选择。

现在参考图3，示出了根据本发明的一个实施例的传输门电路。该传输门电路可以被并入集成电路(诸如图1所示的集成电路)中。传输门电路包括通路门(或传输门)301。通路门301包括第一NMOSFET(N沟道金属氧化物半导体场效应晶体管)302和第一PMOSFET(P沟道金属氧化物半导体场效应晶体管)303。第一NMOSFET 302的栅极端子连接到第二偏置电压NW2。第一NMOSFET 302的漏极端子连接到第一PMOSFET 303的漏极端子，并且这两个漏极端子连接到焊垫304。第一NMOSFET 302的源极端子连接到第一PMOSFET 303的源极端子，并且这两个源极端子连接到结点305。第一PMOSFET 303的栅极端子连接到栅极偏置电路306的输出。第一NMOSFET 302的体端子连接到其自身的源极端子。第一PMOSFET 303的体端子被偏置在第一偏置电压NW。

在一种工作模式中，第一NMOSFET 302的栅极和第一PMOSFET 303的栅极被偏置，以使得将通路门301置于导通状态，从而作为低电阻路径，允许电流从焊垫304流至结点305。在另一种工作模式中，第一NMOSFET 302的 栅极和第一PMOSFET 303的栅极被偏置，以使得将通路门301置于非导通状态，从而通路门301将结点305与焊垫304隔离。在优选实施例中，第一偏置电压NW大约等于焊垫(PAD)电压或电源电压VDD中较高者。在相同的实施例中，第二偏置电压NW2大约等于电源电压VDD或焊垫电压的一半中较高者。

图3的传输门电路通过提供第二NMOSFET 307来堆叠，第二NMOSFET 307的源极端子连接到结点305，以及其漏极端子作为传输门电路的输出(I/O信号)和到其它器件或电路(未示出)的输入。第二NMOSFET307的栅极端子连接到电源电压VDD(例如，可以是3.3伏特)。在一个实施例中，第二NMOSFET 307是具有0伏特或接近0伏特的阈值电压的本征NMOSFET器件。因此，如果该本征NMOSFET器件307的栅极-源极偏置电压大约是0伏特，则该本征NMOSFET器件307已被弱导通。在其栅极端子连接到VDD的情况下，如在图3中的示例中那样，第二NMOSFET 307将传输门电路的输出处的电压限制在大约为VDD电压，例如3.3V。如果结点305处的电压处于或低于VDD，则第二NMOSFET 307在结点305和传输门的输出之间提供导通的信号路径；如果结点305处的电压高于VDD，则第二NMOSFET 307使得该路径不导通。因而，第二NMOSFET 307对可以连接到第二NMOSFET 307的漏极端子并在等于VDD(例如3.3伏特)的电压下工作的其它器件或电路提供过压保护。

在图3的传输电路的一个应用中，焊垫304可以承载用于闪存存储器的直至15伏特的电压，并且还可以作为用于要由连接至第二NMOSFET 307的漏极的其它器件或电路接收的输入信号的输入焊垫。

图3的传输门电路还包括连接在结点305和地(VSS)之间的节点钳位电路308。节点钳位电路308包括第二PMOSFET 309和第三NMOSFET 310。第二PMOSFET 309具有连接到结点305和其体区的源极端子。第二PMOSFET 309的漏极端子连接到第三NMOSFET 310的漏极端子。第二PMOSFET 309的栅极端子连接到第二偏置电压NW2。第三NMOSFET 310的源极端子连接到地(VSS)和其体区。第三NMOSFET 310的栅极端子连接到线311上的外部生成的使能信号“ENABLE B”。将在下面描述节点钳位电路308的目的和操作。

现在将要描述为构成通路门301的第一PMOSFET 303提供栅极偏置电压的栅极偏置电路306。形成栅极偏置电路306的第一部分的控制电路312包括第三PMOSFET 313以及具有第四NMOSFET 314和第五NMOSFET 315的开关级。第三PMOSFET 313具有连接到其体区并偏置在第一偏置电压NW的源极端子。第三PMOSFET 313的漏极端子连接到第四NMOSFET 314的漏极端子和通路门301的第一PMOSFET 303的栅极端子。第三PMOSFET 313的栅极端子作为至控制电路312的输入，并连接到接下来描述的栅极偏置电路306的第二部分的输出。第四NMOSFET 314的栅极端子连接到第二偏置电压NW2。第四NMOSFET 314的源极端子连接到其体区并连接到第五NMOSFET 315的漏极端子。第五NMOSFET 315的源极端子连接到其体区并连接到地(VSS)。第五NMOSFET 315的栅极端子连接到外部生成的使能信号ENABLE，其中，ENABLE是ENABLE B的反，从而当ENABLE处于逻辑高(HIGH)时，ENABLE B处于逻辑低(LOW)，反之亦然。在一个示例中，逻辑高(HIGH)可以代表VDD电平，以及逻辑低(LOW)可以代表地(VSS)电平。

电平转换电路316包括栅极偏置电路306的第二部分，并且在它的输出线317上提供到第三PMOSFET 313的栅极端子的输入。电平转换电路316包括第四PMOSFET 318，第四PMOSFET 318的源极端子连接到其体区并连接到第五PMOSFET 319的源极端子和第一偏置电压NW。第五PMOSFET 319的源极端子也连接到其体区。第四PMOSFET 318的栅极端子连接到输出线317和第五PMOSFET 319的漏极端子。第四PMOSFET 318的漏极端子连接到第五PMOSFET 319的栅极端子和第六PMOSFET 320的源极端子。第六PMOSFET 320的源极端子连接到其体区。第六PMOSFET 320的栅极端子偏置在电压HFV。第七PMOSFET 321具有也偏置在电压HFV的栅极端子和连接到其体区及输出线317的源极端子。第六PMOSFET 320的漏极端子连接到第六NMOSFET 322的漏极端子。第六NMOSFET 322的栅极端子连接到第二偏置电压NW2。第七PMOSFET 321的漏极端子连接到第七NMOSFET 323的漏极端子。第七NMOSFET 323的栅极端子连接到第二偏置电压NW2。第六NMOSFET 322的源极端子连接到其体区，并且还连接到第八NMOSFET 324的漏极端子。第七NMOSFET 323的源极端子连接到第九NMOSFET 325 的漏极端子。第八NMOSFET 324的源极端子连接到其体区和地(VSS)。第九NMOSFET 325的源极端子连接到其体区和地(VSS)。第八NMOSFET 324的栅极端子连接到外部生成的使能信号ENABLE，以及第九NMOSFET 325的栅极端子连接到外部生成的使能信号ENABLE B。

电平转换电路316作为对于外部生成的使能信号的电平转换电路。为了控制第三PMOSFET 313的“导通/关断”(on/off)状态，第三PMOSFET 313的栅极端子须在第一偏置电压NW(以使PMOSFET 313关断)和低于第一偏置电压NW电压的某一电压电平(以使PMOSFET 313导通)之间切换(toggled)。电平转换电路316将ENABLE和ENABLE B信号从低电压域(例如，VDD域)转换到第一偏置电压NW偏置电源的电压域。栅极连接到HFV节点的第六和第七PMOSFET器件320和321作为级联器件(cascade devices)，并且确保如果焊垫304处的输入电压(例如15V)超过单个MOSFET器件的最大安全工作电压(例如9V)，则第四、第五和第三PMOSFET器件318、319和313分别始终偏置在它们的安全电压工作状态下。栅极分别连接到第二偏置电压NW2的第六和第七NMOSFET器件322和323作为级联器件，并且确保如果焊垫304处的输入电压(例如15V)超过单个MOSFET器件的最大安全工作电压(例如9V)，则第八和第九NMOSFET器件324和325分别始终偏置在它们的安全电压工作状态下。在优选实施例中，偏置电压HFV大约等于焊垫304处电压的一半。

在工作中，在一种模式中，当ENABLE信号为低(例如VSS/接地)时，第三PMOSFET 313的栅极将低于第一偏置电压NW的电平，并且因此第三PMOSFET 313将导通。因此，由于第一PMOSFET 303的栅极电压将由第三PMOSFET 313切换到第一偏置电压NW电压，第一PMOSFET 303将关断。如果焊垫304处电压超过第二偏置电压NW2，则栅极端子偏置在第二偏置电压NW2处的第一NMOSFET 302将切断焊垫304和结点305之间的信号路径。因此，在这种工作模式中，结点305处的电压将被有效地限制到低于第二偏置电压NW2的电平，从而保护第二NMOSFET 307和节点钳位电路308免受过压应力的影响。

在第二种工作模式下，当ENABLE信号为高(例如VDD)，第三PMOSFET 313的栅极将处于第一偏置电压NW电平，并因此，由于其栅极-源极电压为0 伏特，第三PMOSFET 313将关断。在ENABLE信号为高的情况下，第五NMOSFET 315将导通，并将经由第四NMOSFET 314将第一PMOSFET 303的栅极切换到地(VSS)，其中如果焊垫304处的输入电压超过单个MOSFET器件的最大安全工作电压，则第四NMOSFET 314作为级联器件来保护第五NMOSFET 315遭受过压影响。因此，第一PMOSFET 303和通路门301将导通。在这种第二模式下，图3的传输门电路将支持真正的漏极开路工作模式，同时焊垫304作为输入/输出焊垫。

参看节点钳位电路308，在瞬态工作模式下，焊垫304处的高电压输入(例如15伏特)通常能够在0伏特和15伏特之间切换(toggle)。因此，结点305处的电压电平可以抬升到高于第二NMOSFET 307的安全工作范围的电平。这是由于经由构成通路门301的第一NMOSFET和PMOSFET器件302和303的从焊垫304到结点305的电容性耦合。通过第二PMOSFET 309和第三NMOSFET 310的动作，结点305将被限制在等于偏置电压NW2+VTH的电压电平，其中，VTH指的是MOSFET器件的阈值电压。在一个示例中，对于15V的焊垫输入，该电压电平等于7.5+0.7伏特。

在一个实施例中，可以使用额定用于给定的第一最大电压(例如9伏特)的器件类型构建图3的传输门电路，然而，电路能够令人满意地工作直至几乎两倍于第一最大电压(例如15V)的输入电压电平(在焊垫304上)。有利地，图3的传输门电路还支持真正的漏极开路输入模式，这意味着，如果焊垫304作为用低于第一最大电压的电源(例如3.3伏特)操作的器件的输入/输出焊垫，则焊垫304上的输入电压范围(例如5.5伏特)能够超过电源电压，并且能够如第一最大电压一样高，而不会引起对电路的任何部件的损坏，并且不会引起可能导致过度的DC泄露电流的电压竞争(voltage contention)问题。

在一个实施例中，可以通过编程后熔断熔丝(fuse)提供使能信号。在另一个实施例中，可以从控制电路(诸如包括图3的电路的集成电路的内核中的)接收使能信号。可以通过内核寄存器编程这样的使能信号，从而允许在传输门操作的两种模式之间切换。

在一个实施例中，可以通过偏置电压生成电路提供偏置电压NW、NW2和HFV，偏置电压生成电路利用焊垫电压和VDD输入/输出电源电压来为所有MOSFET提供安全的阱偏置电压。也就是说，NW、NW2和HFV电压电平取 决于焊垫和VDD电压电平。这些偏置电压也用于获得用于传输门电路的内部节点的安全偏置电压，从而保护各MOSFET器件以免超过它们的最大安全工作电压范围。现在将参考图4描述适合的偏置电压生成电路。

现在参考图4，其中示出了适于与图3的传输门电路一起使用的已知的偏置电压生成电路，分压级401包括PMOSFET 409、411、413、415和417。PMOSFET 409-417中的每一个具有连接到各自漏极的栅极。PMOSFET 409和411的体区偏置在第一偏置电压NW，而PMOSFET 409的源极连接到第一偏置电压NW。PMOSFET 413、415和417的体区连接到PMOSFET 413的源极。分压级401用于将第一偏置电压NW线性分为较低的电压。

分压级401的输出抽头(taps)耦接到阻抗缓冲级403。阻抗缓冲级403包括两个晶体管419和421。第一晶体管419是NMOSFET晶体管，其漏极耦接到图3的焊垫304，以及其体区和源极连接到节点431。第二晶体管421是PMOSFET，其源极连接到节点431，其漏极连接到VSS(接地)，以及其体区连接到第二偏置电压NW2。第一晶体管419的体区连接到自身的源极，从而当焊垫304上的电压处于相对高的电压(例如，在一个实施例中高于9伏特)时，第一晶体管419的漏极-体区结(drain to body junction)在其安全工作电压区域内。第一和第二晶体管419和421被以源极跟随器配置实现，以在节点431处生成电压(HFV，意为“半电压”)，其大约是焊垫304上电压的一半。

偏置电压生成电路还包括第一和第二阱偏置电路405和407。第一阱偏置电路405包括PMOSFET 423和425，第二阱偏置电路407包括PMOSFET 427和429。第一阱偏置电路405具有耦接到节点431的第一输入和耦接到VDD的第二输入，在该示例中VDD为3.3伏特。第二阱偏置电路407具有耦接到第一阱偏置电路405的输出节点433的第一输入和耦接到焊垫304的第二输入。阱偏置电路405、407中的每一个在其输出处提供其输入的电压中的较高者。因此，第一阱偏置电路405在其输出节点433处提供第二偏置电压NW2，其是VDD或节点431处的电压(HFV，大约是焊垫304上的电压的一半)中的较高者。第二阱偏置电路407在其输出节点435处提供第一偏置电压NW，其是NW和焊垫上的电压中的较高者。这实际上意味着，第一偏置电压NW是VDD或焊垫上的电压中的较高者，如下面即将解释的那样。

当焊垫上的电压大于VDD时，则第二偏置电压NW2总是低于焊垫电压。 因此，在这样的情况下，第二阱偏置电路407的输出节点435将总是提供等于焊垫电压的偏置电压(NW)。然而，当焊垫电压等于或低于VDD时，第一阱偏置电路405的输出节点433(NW2)将等于VDD。因此，尽管至第二阱偏置电路407的输入是处于第二偏置电压NW2和焊垫电压，然而阱偏置电路407在其输出节点435(NW)处有效提供VDD电压和焊垫电压的较大者。然而，通过使用第二偏置电压NW2来代替VDD作为至第二阱偏置电路407的输入，即使当焊垫电压处于相对高的电压(例如，高于9伏特)时，晶体管427和429仍停留在它们的安全工作电压区域内。当焊垫电压处于相对高的电压时，(如高于9伏特)，至电路407的另一个输入(NW2)处于焊垫电压的一半。因此，跨晶体管427和429的电压仅是焊垫电压的一半。所以，在这样的工作条件下，晶体管427和429将不经受过应力(over-stressed)。而如果电路407包括作为输入的VDD(例如3.3伏特)端子，那么，如果焊垫电压升高到相对很高的电压，例如15伏特，则晶体管将经受过应力。

如此，图3的传输门电路要求的偏置电压HFV、NW和NW2由图4的阱偏置电压生成电路生成。在闪存存储器特征模式下，当焊垫电压典型地设置在15伏特处时，偏置电压NW等于焊垫电压，并且偏置电压NW2等于焊垫电压的一半。在正常的上拉或下拉和输出低模式下，NW等于NW2，并且此二者等于VDD(通常为3.3伏特)。在真正的漏极开路模式(true open drain mode)下，当焊垫电压为5.5伏特时，偏置电压NW等于焊垫电压(5.5伏特)，并且偏置电压NW2等于VDD。这是因为，在其中焊垫电压等于5.5伏特并且VDD等于3.3伏特的该示例中，偏置电压NW2将为3.3伏特，3.3伏特大于5.5伏特的一半。

在这里示出或描述的实施例中，利用MOSFET实现控制电路和传输门以及其它开关器件。然而，可以利用其它类型的晶体管实现其它的实施例，包括使用其它类型的开关器件实现传输门。

这里所讨论的连接可以是适于从相应的节点、单元或器件传输信号或者向相应的节点、单元或器件传输信号的任何类型的连接，例如通过中间器件。因此，除非另有暗示或者明示，否则所述的连接可以是例如直接连接或间接连接。所述连接可以参考单个连接、多个连接、单向连接或双向连接示出或描述。然而，不同的实施例可以改变连接的实现方式。例如，可以使用分离的单向连接 而不是双向连接，反之亦然。

另外，例如，在一个实施例中，所示出的示例可以实现为位于单个集成电路上或相同器件内的电路。此外，图3和图4示出的电路的全部功能可以实施在集成电路中。可替代地，所述示例可以实施为以适合的方式彼此相互连接的任何数量的分开的集成电路或分开的器件。

已经出于示范和描述的目的呈现本发明的优选实施例的描述，但是其并不意图为穷举性的或将本发明限制于所公开的形式。本领域普通技术人员将会认识到，可以对上面描述的实施例进行改变，而不脱离其宽泛的发明概念。因此，应理解的是，本发明不限于已公开的具体实施例，而是覆盖由所附权利要求限定的本发明的精神和范围内的变化。