时间交错型AD转换器的制作方法

本发明涉及时间交错型AD转换器。

背景技术：

AD转换器中有各种架构，通过分辨率或采样频率、功耗等规格而区分使用。其中，以超过1GHz的高速的采样频率动作的AD转换器难以用单体的AD转换器实现，所以多数情况下使用时间交错(interleaved)型的AD转换器。

时间交错型AD转换器具有以下架构：配置N个(N是2以上的整数)AD转换器(以下称作“通道AD转换器”)，向各个AD转换器输入将相位均等地错开的动作时钟信号，在AD转换后将各输出数据进行结合。因此，各通道AD转换器的动作时钟频率可以设为采样频率的1/N倍的频率。结果，用采样频率超过1GHz的高速的AD转换器也能够实现。

但是，在时间交错型AD转换器中，因构成各通道AD转换器的元件的偏差、错配而发生各种误差。特别是，采样时的时钟信号的定时误差(以下称作“定时偏移(timing skew)”)是使AD转换精度(SN比)劣化的重要的课题。

定时偏移因各通道AD转换器的采样电路中的开关、电容元件的偏差或错配、还有从时钟生成电路到各通道AD转换器的路径差而发生。发生了定时偏移时的AD转换结果包括在其输出波谱上发生的寄生(spurious)信号。特别是，当输入高频信号时，由定时偏移带来的AD转换误差被较大地呈现，使SN比大幅劣化。

对时间交错型AD转换器的定时偏移进行修正的方法到目前为止提出了很多。其中，对输入信号给出参考信号、将各通道AD转换器的时钟信号的相位用可变延迟电路等进行调整的方法是能够可靠地且在短时间内对定时偏移进行修正的方法。提出了作为参考信号而将由数字模拟转换器(以 下称作“DAC”)生成的信号一边错开相位一边输入、通过检测该信号的边沿来估计定时偏移的方法(例如非专利文献1)，以及作为参考信号而输入斜波、调整各通道AD转换器的时钟信号的延迟以使各通道AD转换器的AD转换结果相同的方法(例如非专利文献2)。

非专利文献1：V.H.－C.Chen，L.Pi1eggi“A 69.5mW 20GS/s 6b Time－Interleaved ADC With Embedded Time－to－Digital Calibration in 32nm CMOS SOI,”IEEE J.Solid－State Circuits,vo1,49,no.12,pp.2891－2901,Dec.2014.

非专利文献2：Z.Liu,K.Honda,S.Kawahito“A New Calibration Method for Sampling Clock Skew in Time－interleaved ADC,IEEE International Instrumentation and Measurement Technology Conference,May 2008.

技术实现要素：

本申请提供一种降低了定时偏移的时间交错型AD转换器。

本申请的一技术方案具备：N个(N是2以上的整数)AD转换器，将模拟输入电压转换为数字值；分频器，将时钟信号进行N分频而生成N个分频时钟信号，将所生成的上述分频时钟信号向上述N个AD转换器供给；N个可变延迟电路，调整向上述N个AD转换器分别供给的上述分频时钟信号的延迟时间；低通滤波器电路或输入缓冲器电路，限制上述时钟信号的频带而生成参考信号；以及控制电路，控制上述N个可变延迟电路的延迟时间，使被输入上述参考信号时从上述N个AD转换器输出的各数字输出值的误差为规定值以下。

有关本申请的时间交错型AD转换器能够减少定时偏移。根据本申请，能够通过小规模的追加电路对时间交错型AD转换器的定时偏移进行修正。

附图说明

图1是表示有关本申请的实施方式的时间交错型AD转换器的结构例的框图。

图2是表示在图1的时间交错型AD转换器中进行定时偏移修正时的时钟时间图。

图3是表示可变延迟电路的一结构例的电路图。

图4是概略地表示参考信号的波形的图。

图5A是表示在发生定时偏移时不进行修正时的模拟结果的图。

图5B是表示在发生定时偏移时应用了本实施方式的修正方法时的模拟结果的图。

附图标记说明

1 AD转换器

2 开关

3 输入缓冲器

4 控制电路

5 时钟生成器

6 分频器

7 参考信号生成电路

8 变换器

9、10、11 电阻元件

12 电容元件

13、14 变换器

15 可变电容元件

ADC1、ADC2、ADC3、ADCN 通道AD转换器

Δtl、Δt2、Δt3、ΔtN 可变延迟电路

ΔtREF 基准可变延迟电路

具体实施方式

(作为本申请的基础的认识)

首先，对作为本申请的基础的认识进行说明。在以往的定时偏移修正方法中，当进行了AD转换器的更高速化、高分辨率化时，需要将DAC输出的相位控制步骤分得较细，所以导致修正时间的增大及修正用的追加电路的复杂化。此外，斜波等参考信号的生成也随着AD转换器的高速化、高分辨率化而变得难以实现。

所以，本发明者们为了实现能够抑制修正用的追加电路的规模并且将 定时偏移正确地修正而防止AD转换误差的发生的时间交错型AD转换器，进行了专门研究。

本申请的一技术方案具备：N个(N是2以上的整数)AD转换器，将模拟输入电压转换为数字值；分频器，将时钟信号进行N分频，生成N个分频时钟信号，将所生成的上述N个分频时钟信号向上述N个AD转换器供给；至少(N－1)个可变延迟电路，调整上述N个分频时钟信号中的至少(N－1)个分频时钟信号的延迟时间；低通滤波器电路或输入缓冲器电路，限制上述时钟信号的频带而生成参考信号；以及控制电路，控制上述至少(N－1)个可变延迟电路的延迟时间，使被输入上述参考信号时从上述N个AD转换器输出的数字输出值间的误差减少。

根据该技术方案，控制至少(N－1)个可变延迟电路的延迟时间，使被输入限制时钟信号的频带而生成的参考信号时从N个AD转换器输出的数字输出值间的误差减少。由此，能够使N个AD转换器的采样的相位一致。因此，能够抑制由定时偏移带来的AD转换性能的劣化。

在上述技术方案中，也可以是，上述时间交错型AD转换器具备上述低通滤波器电路；上述低通滤波器电路由无源元件构成。

根据该技术方案，进行频带限制的电路是使用无源元件的低通滤波器电路，所以能够抑制进行频带限制的电路的规模。

在上述技术方案中，也可以是，上述时间交错型AD转换器具备上述输入缓冲器电路；还具备对向上述输入缓冲器电路输入的上述时钟信号的振幅及共用电位进行调整的电路。

根据该技术方案，进行频带限制的电路是输入缓冲器电路，所以能够抑制进行频带限制的电路的规模。

在上述技术方案中，也可以是，对上述时钟信号的振幅及共用电位进行调整的电路包括至少一个电阻元件。

在上述技术方案中，也可以是，对上述时钟信号的振幅及共用电位进行忒正的电路是由无源元件构成的低通滤波器电路。

也可以是，上述控制电路控制上述至少(N－1)个可变延迟电路的延迟时间，使被输入上述参考信号时从上述N个AD转换器输出的数字输出值间的误差为规定值以下。

在上述技术方案中，也可以是，上述控制电路控制上述至少(N－1)个可变延迟电路的延迟时间，使被输入上述参考信号时从与上述至少(N－1)个可变延迟电路对应的(N－1)个AD转换器分别输出的数字输出值与上述(N－1)个AD转换器以外的AD转换器的数字输出值间的误差为规定值以下。

在上述技术方案中，也可以是，上述至少(N－1)个可变延迟电路是调整上述N个分频时钟信号的延迟时间的N个可变延迟电路；上述控制电路控制上述N个可变延迟电路的延迟时间，使被输入上述参考信号时从上述N个AD转换器分别输出的数字输出值与预先设定的基准值间的误差为规定值以下。

在上述技术方案中，也可以是，还具备调整上述时钟信号的延迟时间的基准可变延迟电路；上述控制电路控制上述基准可变延迟电路的延迟时间，在上述参考信号的波形的倾斜为规定的大小以上的位置，使上述N个AD转换器进行采样。

根据该技术方案，控制基准可变延迟电路的延迟时间，在参考信号的波形的倾斜为规定的大小以上的位置，N个AD转换器进行采样。因而，能够使由定时偏移引起的参考信号的电平的差异成为某种程度以上的值。结果，能够适当地进行定时偏移的修正。

以下，按照附图对本申请的实施方式进行说明。

图1是表示有关本实施方式的时间交错型AD转换器的结构例的框图。在图1中，作为AD转换器1，举例并联地配置有N个(N是2以上的整数)通道AD转换器ADC1、ADC2、…、ADCN的N通道时间交错型AD转换器。

图1的时间交错型AD转换器还具备控制电路4、时钟生成器5及分频器6。本实施方式的时间交错型AD转换器也可以还具备开关2及输入缓冲器3。此外，图1的时间交错型AD转换器具备N个可变延迟电路Δt1、Δt2、Δt3、…、ΔtN。可变延迟电路Δt1、Δt2、Δt3、…、ΔtN分别具有例如与后述可变延迟电路1A相同的结构。

输入缓冲器3的输入端子连接于开关2，输出端子连接于各通道AD转换器ADC1～ADCN的输入端子。开关2在输入信号Vsig侧与参考信号生 成电路7(后述)侧之间切换输入缓冲器3的输入端子的连接目的地。另外，开关2既可以由用户以手动切换，也可以由控制电路4自动切换。

控制电路4例如包括复用器，将各通道AD转换器ADC1～ADCN的输出数据转换为串行数据。关于控制电路4的功能再后述。时钟生成器5包括例如锁相环(PLL)，生成采样频率Fs的时钟信号CLK。

分频器6将由时钟生成器5生成的时钟信号CLK的采样频率Fs分频为1/N。由此，分频器6从时钟信号CLK生成相位为2π/N*k(k＝l、2、…、N)的N个分频时钟信号CLK1、CLK2、CLK3、…、CLKN。即，分频器6将时钟信号CLK进行N分频而生成相位不同的N个时钟信号。

在通常动作时，开关2被设定到输入信号Vsig侧。输入信号Vsig经由输入缓冲器3供给至各通道AD转换器ADC1～ADCN的输入端子Vin。AD转换后的各通道AD转换器ADC1～ADCN的输出数据输入至控制电路4，由控制电路4的复用器转换为串行数据，从控制电路4输出。

接着，对有关本实施方式的时间交错型AD转换器的动作时钟信号进行说明。首先，由时钟生成器5生成的采样频率Fs的时钟信号CLK被输入至分频器6。分频器6将时钟信号CLK分频为1/N，进一步生成相位为2π/N*k(k＝l～N)的N个分频时钟信号CLK1～CLKN。这些分频时钟信号CLK1～CLKN在分别经由可变延迟电路Δt1～ΔtN后，被输入至各通道AD转换器ADC1～ADCN的时钟端子Clk。

这里，需要向各通道AD转换器ADC1～ADCN输入相位被均等地错开了2π/N的N个分频时钟信号。但是，实际上，因为各种误差因素，难以保证正确的相位。误差因素之一，是各通道AD转换器ADC1～ADCN的采样电路中的开关和电容的偏差或错配。此外，由向配置了N个的通道AD转换器ADC1～ADCN的时钟信号或输入信号的配线路径的长度或寄生电容的差异引起的误差也是因素之一。因这样的理由发生的各通道AD转换器ADC1～ADCN的时钟信号的相位误差被称作定时偏移，被表示为AD转换结果的误差。

本实施方式的时间交错型AD转换器也可以还具备参考信号生成电路7和作为参考信号用的可变延迟电路1B的基淮可变延迟电路ΔtREF。

对于参考信号生成电路7，输入将频率分频为1/N之前的时钟信号 CLK。参考信号生成电路7包括变换器(inverter)电路8、电阻元件9、10、11和电容元件12。电阻元件9、10、11(无源元件的一例)和电容元件12(无源元件的一例)构成频带限制电路(低通滤波器电路的一例)。

基准可变延迟电路ΔtREF设在时钟生成器5与参考信号生成电路7之间。关于基准可变延迟电路ΔtREF的功能在后面叙述。

图2是在图1的时间交错型AD转换器中进行定时偏移修正时的时钟时间图。以下，使用图1的结构图和图2的时钟时间图说明修正定时偏移的方法。

首先，将开关2切换到参考信号生成电路7侧，将来自参考信号生成电路7的输出信号提供给输入缓冲器3。这里，通过包括电阻元件9、10、11和电容元件12的频带限制电路，对从变换器电路8输出的时钟信号施加低通滤波。由此，穿过参考信号生成电路7后的时钟信号的上升及下降的时间常数劣化。结果，生成图2的时间图所示的信号TIN那样的钝化的波形。

此外，电阻元件9、10、11还具有作为对被输入的时钟信号CLK的振幅及共用电压值进行调整的电路的功能。在图1的情况下，通过电阻元件9、10、11，将时钟信号CLK的振幅及共用电压值匹配于输入缓冲器3的输入范围来调整。

另外，在使用输入缓冲器3那样的电路来驱动输入信号的时间交错型AD转换器中，并不一定需要上述电容元件12。通常，输入缓冲器被设计为，保证到输入信号频带为止的增益。因此，输入缓冲器相对于比输入信号快的采样的时钟信号的频率已经是频带外的情况较多。即，输入缓冲器3(输入缓冲器电路的一例)作为频带限制电路发挥功能。

通过用上述方法进行频带限制，向各通道AD转换器ADC1～ADCN输入上升及下降的时间常数劣化的信号TIN。对时钟信号CLK而言，由包括PLL等的时钟生成器5作为具有正确的相位的脉冲信号来生成。因此，信号TIN作为具有正确的采样相位的参考信号TIN发挥功能。即，各通道AD转换器ADC1～ADCN通过以参考信号TIN为基准对各自的采样的定时的相位进行调整，能够将定时偏移修正。

如图2的时间图所示，按照分频时钟信号CLK1、CLK2、…、CLKN， 各通道AD转换器ADC1、ADC2、…、ADCN以分频前的时钟信号CLK的1周期的相位间隔依次对参考信号TIN进行采样。

这里，在完全没有发生定时偏移的理想的状态下，各通道AD转换器ADC1～ADCN应该将参考信号TIN的相同的输入电压值进行采样。因而，全部通道AD转换器ADC1、ADC2、…、ADCN输出相同的数字值作为AD转换输出值。

相反，在从通道AD转换器ADC1～ADCN输出的数字值中的某个不同的情况下，意味着发生了定时偏移。在此情况下，控制电路4调整可变延迟电路Δt1、Δt2、…、ΔtN，以从全部通道AD转换器ADC1、ADC2、…、ADCN输出相同的数字值。这样，控制电路4以数字值读取定时偏移，控制可变延迟电路Δt1～ΔtN。由此，能够将定时偏移修正。例如，控制电路4检测通道AD转换器ADC1～ADCN的数字输出间的误差，根据检测到的误差，调整与该误差对应的一个或多个可变延迟电路的延迟时间。

图3是表示可变延迟电路1A的结构例的电路图。可变延迟电路Δt1～ΔtN具有与图3的可变延迟电路1A相同的结构。即，可变延迟电路Δt1～ΔtN分别包括将分频时钟信号CLK1～CLKN传输的变换器13、14的串联电路、和连接在该串联电路的中途节点上的可变电容元件15。可变电容元件15的电容值根据来自控制电路4的数字信号输入而变化。

在可变电容元件15的电容值较大的情况下，分频时钟信号CLK1～CLKN的设置(settling)劣化，分频时钟信号CLK1～CLKN的信号电平超过后段的变换器14的阈值为止的时间增加。因此，能够使分频时钟信号CLK1～CLKN的延迟时间变大。

另一方面，在可变电容元件15的电容值较小的情况下，分频时钟信号CLK1～CLKN的信号电平能够在短时间内超过后段的变换器14的阈值。因此，能够抑制分频时钟信号CLK1～CLKN的延迟时间。作为初始值，将可变电容元件15的电容值设为可变范围的中间值，由此能够将分频时钟信号CLK1～CLKN加快(减少延迟时间)或延缓(增大延迟时间)。

即，控制电路4在使可变延迟电路1A的延迟时间增大的情况下，使可变电容元件15的电容值增大，在使可变延迟电路1A的延迟时间减少的情况下，使可变电容元件15的电容值减小。

另外，在参考信号TIN的电压值较大地变化的部位，各通道AD转换器ADC1～ADCN进行采样，由此能够正确地检测定时偏移，在短时间内将定时偏移修正。

图4是概略地表示参考信号TIN的波形的图。在图4中，横轴表示时间，纵轴表示电压。在图4中，示出了因采样位置造成的定时偏移所带来的电压差的显现方式的差异。

在时钟信号CLK刚开始从H电平设置为L电平后的时刻Φ1，参考信号TIN的波形的倾斜较大。因此，由定时偏移Δt带来的电压差Δv1较大地显现。另一方面，在参考信号开始从H电平设置为L电平、电压值成为饱和状态的时刻Φ2，由定时偏移Δt带来的电压差Δv2变小。

根据参考信号TIN的频率不高等的情况，没有参考信号的电压值的变化的状态、即稳定地具有H电平期间或L电平期间那样的波形不少。因此，如果在这样的期间中通道AD转换器ADC1～ADCN进行采样，则由定时偏移带来的电压差完全不被显现。

所以，如图1所示，也可以在时钟生成器5与参考信号生成电路7之间设置参考信号TIN用的基准可变延迟电路ΔtREF。该基准可变延迟电路ΔtREF也可以具有与设在各通道AD转换器ADC1、ADC2、…、ADCN和分频器6之间的可变延迟电路Δtl、Δt2、…、ΔtN相同的结构。基准可变延迟电路ΔtREF与可变延迟电路Δt1～ΔtN同样，通过根据来自控制电路4的数字值输入来控制可变电容元件的电容值，调整参考信号TIN的延迟时间。

当进行修正处理时，控制电路4控制基准可变延迟电路ΔtREF的延迟时间，在参考信号TIN的波形的倾斜为规定的大小以上的位置，使各通道AD转换器ADC1～ADCN进行采样。

所谓规定的大小，例如可以为相对于预先设定的时间差Δt0预先设定的电压差Δv0。

例如，控制电路4将基准可变延迟电路ΔtREF的延迟时间每次错开预先设定的时间差Δt0，每当错开时，测量例如从通道AD转换器ADC1输出的参考信号TIN的电压值，计算各时间差Δt0的电压差Δv。并且，控制电路4也可以采用计算出的电压差Δv成为预先设定的电压差Δv0以上时的 延迟时间作为在修正处理中使用的基准可变延迟电路ΔtREF的延迟时间。

代替地，控制电路4也可以采用计算出的电压差Δv为最大值时的延迟时间作为在修正处理中使用的基准可变延迟电路ΔtREF的延迟时间。

控制电路4将基准可变延迟电路ΔtREF的延迟时间固定为作为在修正处理中使用的延迟时间采用的值。然后，例如控制电路4控制各可变延迟电路Δt2、…、ΔtN的可变电容元件15的电容值来调整各自的延迟时间，以使各通道AD转换器ADC2～ADCN的AD转换结果与通道AD转换器ADC1的AD转换结果的误差成为规定值以下。由此，能够正确地进行定时偏移的修正。在此情况下，也可以不设置可变延迟电路Δt1。上述规定值可以根据需要的精度而设定为适当的值。

代替地，控制电路4也可以控制各可变延迟电路Δt2、…、ΔtN的可变电容元件15的电容值来调整各自的延迟时间，以使各通道AD转换器ADC2～ADCN的AD转换结果与通道AD转换器ADC1的AD转换结果的误差为最小。即，控制电路4例如也可以将可变延迟电路Δt2的可变电容元件15的电容值每次错开预先设定的电容幅度ΔC0，每当错开时，测量从通道AD转换器ADC1、ADC2输出的参考信号TIN的各电压值，计算两者的电压差ΔV12。并且，也可以采用电压差ΔV12为最小时的可变电容元件15的电容值作为调整后的电容值。控制电路4关于各可变延迟电路Δt3、…、ΔtN也只要同样地进行、分别求出与通道AD转换器ADC1的误差为最小的可变电容元件15的电容值就可以。

在上述中，以通道AD转换器ADC1为基准，但也可以代之而以通道AD转换器ADC2～ADCN的某一个为基准。即，控制电路4也可以控制各可变延迟电路的可变电容元件15的电容值来调整各自的延迟时间，以使作为基准的通道AD转换器的AD转换结果与其他通道AD转换器的AD转换结果成为规定值以下或最小。在此情况下，也可以不设置与作为基准的通道AD转换器对应的可变延迟电路。详细地讲，控制电路4将作为基准的通道AD转换器的AD转换结果与另一个通道AD转换器的AD转换结果进行比较，生成误差信息。控制电路4根据该误差信息调整与该通道AD转换器对应的可变延迟电路的延迟时间。控制电路4关于其余的其他通道AD转换器也进行相同的处理。由此，能够减小从AD转换器ADC1～ADCN 输出的数字输出值间的误差。

此外，在上述中，以通道AD转换器ADC1～ADCN的某一个为基准，但也可以代之而由控制电路4计算由通道AD转换器ADC1～ADCN得到的参考信号TIN的AD转换结果的平均值或中间值。控制电路4也可以控制各可变延迟电路Δt1～ΔtN的可变电容元件15的电容值来调整各自的延迟时间，以使该计算结果与各通道AD转换器ADC1～ADCN的AD转换结果的误差成为规定值以下或最小。由通道AD转换器ADC1～ADCN进行的参考信号TIN的AD转换、以及由控制电路4进行的平均值或中间值的计算及延迟时间的调整也可以重复多次。

进而，也可以代替上述而由控制电路4存储预先设定的基准值并使用该基准值。即，控制电路4也可以控制各可变延迟电路Δt1～ΔtN的可变电容元件15的电容值来调整各自的延迟时间，以使控制电路4所存储的基准值与各通道AD转换器ADC1～ADCN的AD转换结果的误差成为规定值以下或最小。由此，能够减小从AD转换器ADC1～ADCN输出的数字输出值间的误差。

另外，图1的结构是时间交错型AD转换器的一结构例，本申请并不限于图1的结构。也可以是不使用输入缓冲器3而直接将输入信号Vsig向各通道AD转换器ADC1～ADCN提供的结构。即，本申请对于不具备输入缓冲器的交错型AD转换器也能够应用。在此情况下，通过上述的构成频带限制电路的电容元件12和电阻元件9、10、11，限制时钟信号CLK的频带。

此外，在不使用输入缓冲器3的结构的情况下，作为AD转换器也可以使用输入侧具有轨到轨(rail to rail)的架构的AD转换器。在此情况下，并不一定需要由电阻元件9、10、11进行的时钟信号CLK的振幅及共用电压值的调整。

图5A表示在发生定时偏移时不进行修正时的模拟结果的图。图5B是表示在发生定时偏移时应用了本实施方式的修正方法时的模拟结果的图。在图5A、图5B中，横轴表示频率(GHz)，纵轴表示振幅(dBFS)。在图5A、图5B的模拟中，设交错数(即通道AD转换器的个数)N为16，时钟信号CLK的采样频率Fs为2GHz。

当不进行修正时，如图5A所示，发生多个信号成分以外的寄生成分。但是，通过应用本实施方式的修正，如图5B所示，可知上述寄生成分被抑制。

如以上那样，根据本实施方式，能够将时间交错型AD转换器的定时偏移进行修正，结果，能够防止由定时偏移引起的AD转换误差的发生。此外，由于在本实施方式中使用的频带限制电路等追加电路是使用电阻元件及电容元件的简单的结构，所以能够以小规模的追加电路实现本实施方式的时间交错型AD转换器。

在本申请中，图1所示的框图的功能模块的全部或一部分可以由包括半导体装置、半导体集成电路(IC)或LSI(large sca1e integration)的一个或多个电子电路执行。LSI或IC既可以集成在一个芯片中，也可以将多个芯片组合而构成。例如，存储元件以外的功能模块也可以集成在一个芯片中。这里称作LSI或1C，但根据集成程度而叫法变化，也可以称作系统LSI、VLSI(very 1arge scale integration)或ULSI(ultra large scale integration)。在LSI的制造后被编程的Field Programmable Gate Array(FPGA)或能够进行LSI内部的接合关系的重构或LSI内部的电路划分的设置的reconfigurable logic device也能够以相同的目的使用。

进而，图1所示的框图的功能模块的全部或一部分的功能或操作可以通过软件处理来执行。在此情况下，软件被记录到一个或多个ROM、光盘、硬盘等非暂时性记录介质中，在软件被处理装置(processor)执行的情况下，软件使处理装置(processor)和周边的设备执行软件内的特定的功能。系统或装置也可以具备记录有软件的一个或一个以上的非暂时性记录介质、处理装置(processor)及需要的硬件设备、例如接口。

有关本申请的时间交错型AD转换器能够以小面积的追加电路对定时偏移进行修正，能够防止由定时偏移引起的AD转换误差的发生，所以作为无线通信装置或雷达装置等是有用的。