数模转换器的制作方法

本发明的教导涉及一种数模转换器DAC，尤其涉及一种DAC结构，在第一方面提供通过DAC的第一和第二平行路径，以便允许DAC传递函数的粗和细方面的分离。在另一方面，提供一种DAC结构，其包括在DAC的输出的内插器，经设置由先于内插器在DAC级的电压范围内插以扩展整体DAC结构的分辨率。该内插器可以和放大器和/或比较器一起用于提供输出的一个或多个缓冲和/或DAC输出与来自其它电路元件的信号的比较。第一和第二方面的特征也可以彼此独立使用。

背景技术：

现实世界的模拟信号(如，温度，压力，声音或图像)被定期转换为可在现代数字系统容易处理的数字表示。在许多系统中，该数字信息被转换回模拟形式，以执行一些真实世界的功能。执行该步骤的电路是数模转换器(DAC)，并且它们的输出用于驱动各种设备。扬声器、视频显示器、电机、机械伺服系统、射频(RF)发射器和温度控制仅仅是几个不同的实施例。DAC通常并入其中真实世界的信号由模数转换器(ADC)数字化、处理、然后由数模转换器转换回模拟形式的数字系统。

响应于二进制数字输入码，DAC产生量化或离散步骤模拟输出，以及模拟输出通常是电压或电流。为了产生输出，基准量或电平(通常上述电压或电流)被划分成二进制和/或线性级分。然后该数字输入驱动结合适当数量的这些级分来产生输出的开关。级分的数目和大小反映可能的数字输入码的数目，这是转换器的分辨率或输入码(n)的位数目的函数。对于n位，有2n个可能的码。DAC输出的模拟输出是表示为2ⁿ个(或2ⁿ-1个取决于所使用的具体的定义)倍的模拟基准值除以数字输入码的比率的数字部分。

技术实现要素：

这些和其它问题通过按照本教导提供的数模转换器DAC架构解决。根据本教导，DAC结构包括多个阶段，其中每个阶段被配置成转换N位数字字的比特的特定组。在一个方面，第一阶段转换N比特数字字的高阶比特，而第二阶段转换剩余的低阶位。根据本教导，第一和第二阶段可以提供为DAC的输入节点和DAC的输出节点之间的并行路径。实际上，这提供了双输出DAC。

在本教导的另一个方面，提供DAC结构，包括耦合到多级DAC的输出并且被配置以向多级DAC提供附加DAC阶段的放大器。放大器可以被配置为比较器，其中放大器的一个输入从多级DAC提供，这与放大器的第二输入进行比较，以提供量化输出。

在这个范围内，如在本教导的情况下使用的术语放大器可是运行放大器-opamp-，或可以由运算放大器的一个或多个组件提供。以这种方式，可以理解的是，本教导的放大器不应该被解释为限于运算放大器，如跨导元件的其他放大器电路也可使用。根据本教导的放大器输出的信号可或可不具有放大器的信号输入的相同形式，诸如例如包括电压至电流转换或其他方式。

参照下面的示例性安排，这些和其它特征将可更好地理解，其经提供以帮助本教导的理解，但决不限制本范围到具体描述。

附图说明

图1是根据本教导的DAC结构的方框示意图。

图2示出图1的电路的修改，以包括内插DAC阶段。

图3示出了按照图2的教学操作的电路的模式，以提供第一组状态。

图4示出操作按照图2的教导的电路的可选模式，其可以被有效地使用，以提供横跨DAC 1A的复用器配置的多于1个LSB过渡。

图5示出按照图2的教学操作的电路的模式，以提供第二组状态。

图6示出根据本教导，在DAC的输出提供的比较器的示例。

图7示出图6的电路的修改。

图8示出图6的电路的另一修改。

图9示出按照本教导，结合耦合到缓冲插的第一和第二平行DAC路径的DAC结构。

具体实施方式

现在参考示例性配置描述本发明的教导，所述示例性配置在多串数模转换器DAC的形式来实现。

DAC在本领域中是公知的，该DAC的实例在共同转让的美国13/841516的内容中描述，其通过引用的方式并入本文。该DAC通常提供依赖于提供到DAC的输入码的单个输出。其他配置使用信号链的共享第一部分，但提供发散或叉形输出，由此提供第一和第二输出信道。

数模转换器用于将输入的数字信号转换成相应的模拟输出。常规的DAC使用二进制变换实现，但根据本教导，对于这样的二进制变换没有限制要求，虽然电路将在这方面进行说明。因此，其中本发明是指MSB和LSB的过渡，这典型在反映数字输入码的细节的二进制状态改变的情况下解释，在本教导的上下文中，这些应该被更一般地解释为不一定表示二元过渡的状态改变。

应该理解，多串DAC也可被认为是多级DAC，其中每个阶段包括阻抗元件的串。在这样的多串转换器中，第一级使用第一串，用于变换所述N位数字字的高阶位的组合，第二级使用第二串以解码剩余的低阶位。在下文的环境，其经提供以协助本领域技术人员理解根据本发明教导的配置的特征和优势，每个串使用电阻器的示例性实现进行说明。应该理解，电阻器是可以使用的阻抗元件的种类的示例，它并不意在将本教导限制在电阻专门用作阻抗元件的实施方式。在这方面，可以理解，电阻器可以是阻抗元件的优选类型，特别是在跨过串的电压较高的场景中，例如耦合到所述转换器的基准端子的串。在电压比较小的其他串中，也可以使用其它元件，如MOS器件。本教学因此不应被解释为限于多电阻串DAC。

参考终端典型地耦合到第一串，以及下面的示例示出了电压源的具体的例子。如将被本领域技术人员所理解的，术语“电压源”意欲限定并包括活性电压电源，电压缓冲器或耦合到其它电路元件并配置为提供靶电压的电流源。应该理解：串联电阻可以用在基准端子和电压或电流源之间，以及这种修改或配置将被本领域中的普通技术人员理解。在这个总的定义中，可以理解，本教导不应该限于任何一个特定的构造，因此使用术语参考终端。

图1以框示意图的形式显示了根据本教导提供的多串数模转换器DAC100的示例。该DAC包括：第一DAC串110具有多个阻抗元件R1的。第一串110耦合到参考端子或节点，在该特定示例中，由电压源在第一111和第二112参考节点提供并分别标记为Ref1和Ref2的参考端子。第一串110提供DAC 100的第一阶段的元件。

在图1的示意图中，参考节点被示出为简单的第一和第二参考。应该理解：这些可以正和负参考电压节点的形式被提供，或确实不同的电位可以根据需要提供。应该理解：参考节点可以由电压源/缓冲器/跟随器驱动或耦合到被动或主动网络，并且这些可以实现为高电平电路的子部分，并且本教导并不旨在是不限于任何一种特定的实施方式。

在传统的DAC配置中，第一串将被耦合到单一的第二阶段，需要DAC提供N个状态改变，那些状态变化N1的大比例由切换第二串提供阻抗元件集合中第一串110的至少一个阻抗元件产生的电压提供。状态N2的第二数目将切换在第二阶段中元件来提供。这些阶段的每一个将系列提供。

相反，本教导提供了从第一串110的两个平行路径，第一和第二平行路径的每一个在其各自的分辨率不同。第一路径通过耦合由DAC1A阶段115提供的第一组阻抗元件到第一串110提供，和第二路径通过耦合由DAC1B阶段116提供的第二组阻抗元件到第一串110提供。从第一串通过每个这些DAC1A和DAC1B阶段的路径可以独立于通过其他的DAC1B和DAC1A阶段的路径进行切换。DAC1A和DAC1B阶段的每个阶段可以考虑帧内串复用器，其切换与由第一串110中所定义的阻抗元件结合使用，以提供限定的状态数目。DAC1A和DAC1B的每一个在第一DAC路径和第二DAC路径的每个限定初级阶段，第一和第二DAC路径被布置为耦合到相同的第一串110和也共同节点，这将下面作为增益块130说明。

电路被配置为使得可操作地，在第一DAC路径的初级阶段的多个阻抗元件的切换提供第一多个N1状态变化，以及在第二DAC路径的初级阶段的多个阻抗元件的切换提供第二多个N1b状态变化，第二多个N1b小于第一多个N1。第一DAC路径和第二DAC路径中的每一个耦合到DAC电路100的公共输出130。

如以上所详述地，DAC1A阶段通常具有比由DAC1B级提供的更大分辨率。在图1的例子中，示例性数字是DAC1A具有32个阻抗元件(N1＝32)，而DAC1B具有2个阻抗元件(N1b＝2)。以这种方式，使用通过DAC1A阶段的第一路径将提供粗传递函数，以及使用通过DAC1B阶段的第二路径将提供更精细的传递函数。

如上所述，可以理解，每个DAC1A和DAC1B阶段提供结合第一串110的阻抗元件的复函数，使用代码变化由DAC1A和DAC1B的一个或两者的组合来实现，所述DAC1A和DAC1B相对于第一串110的各个阻抗元件切换。DAC1A和DAC1B中的多个阻抗元件的每个被配置为具有其自己的网络阻抗的阻抗网络。应该理解，阻抗元件的细节可以包括电阻串架构或如将由本领域的技术人员可以理解的其它类型的DAC阻抗架构。

在由本领域的普通技术人员可以理解的方式，DAC1A级可以串行方式连接到连续的DAC阶段。这些连续DAC阶段的每个通常将提供的传递函数的更精细的调谐。在图1的例子中，DAC1A耦合到DAC阶段DAC2，120，其上设置有一组25个阻抗元件(N2＝25)。然而，可以理解，在每一个DAC阶段提供的阻抗元件的数目相关于由结构作为一个整体需要的比特分辨率数量。以这种方式，多个DAC级的每个被配置为提供若干状态变化。在某些配置中，诸如在图1中所示的那些和图2中的12位示例，多个DAC阶段的连续阶段中的至少一个具有比前级更高的分辨率。

相反，由DAC1B级提供的分辨率旨在是一个精细等级分辨率，DAC1B阶段通常旁通阻抗元件的连续集。DAC1B阶段的输出是通过加载在DAC2电路DAC1B和该加载的切换的组合提供的电平，以实现期望的LSB加载效应。以这种方式，在由DAC1B提供的第二DAC路径的切换过程中，DAC的总输出可以由装载初级阶段110为由第一并行路径DAC1A、DAC2实现。两条路径中的每一个可被视为提供补充作用到另一个，以促进DAC结构所要求的个体代码。

从DAC1B输出的路径将典型地耦合以在所有阻抗串的集合的下游的位置源自DAC1A输出的路径。通过连接在输出块130中的两个路径，整体DAC架构提供多级多串DAC，提供第一135输出和第二136输出，其然后耦合到DAC结构的输出块130。以这种方式，第一DAC路径和第二DAC路径的每个被耦合到DAC电路的共用输出块。

输出模块提供了增益块。增益模块采用第一135和第二136模拟电压输入。然后，这两个输入的差得到，并提供作为DAC结构的输出。该输出可以是根据图示例子的单端输出，或者可以是差分输出。该增益块可以被配置为比较器，并当如此配置时，该输出是以量化的数字形式提供。增益块也可以被配置为放大器，并当如此配置时，该输出被提供作为模拟输出，其值是依赖于第一和第二输入-如本领域的普通技术人员可以理解的。其中，在任一放大器或比较器配置中提供的增益块还可以包括内插器的功能，这将有助于提供可编程配置的附加集，其可用于提供DAC传递函数。实际上，该内插器提供了额外的DAC阶段到第一DAC路径和第二DAC路径的每个。如在图1的示意图中所示，增益块可耦合到来自每个第一DAC路径和第二DAC路径的第一和第二输出。在其它配置中的增益块130可以耦合到从第一DAC路径和第二DAC路径的仅一个输出。

图2示出可耦合到图1的DAC的第一135和第二136输出的输出块的类型的示例。在增益块的这种结构中，当提供内插函数时，内插块的细节是详细的，可以理解，还提供了DAC功能，和内插块在本示例中将DAC结构的顺序阶段提供给第一DAC路径和第二DAC路径的每个的DAC阶段。从所述第一DAC路径和第二DAC的路径中的第一和第二输出分别各自被选择性地耦合到该DAC阶段，它提供了整体DAC传递函数的另一个部件。应当理解，该示意图示出了在本教导如何提供插值的一个示例，但其它的内插电路和配置可以同样使用已知架构采用，如本领域的技术人员可以理解的。应该理解的是，内插可以通过共同的元件被提供，如所识别的DAC3，或可以由被配置为N4状态附加或替换插值元件提供，如下面将要描述的。

在图2的该结构中，它提供了12位DAC结构，通过每个阶段提供的状态数连续阶段从32减少至25至5。在另一配置中，例如一个可以用于10位DAC结构，状态的数量可以是第一阶段的8，第二阶段的25和第三阶段的5。在有用地用于大约7位分辨率的DAC的另一种结构中，由每个阶段提供的状态数量可以是第一阶段的5，第二阶段的5和第三阶段的5。因此，虽然更高分辨率的DAC架构通常会提供具有较低的分辨率的连续阶段，本教导设想和提供了不那么确定的架构。因此将理解的是，通过适当地配置在任何一种配置中可切换电阻器的数目，即共同的核心可用于提供不同的位架构。如根据本教导的配置需要的阻抗元件数量相对于已知的DAC结构减少，可以理解，冗余可以有效用于协助设计配置和/或优化。

可以看出，在图2所示的独立路径中，具有单独的输出多路复用器用于各个DAC2和DAC1B。DAC2具有差分输出，其提供目标范围，用于由DAC3内插阶段内插。DAC1B提供输出到DAC3，但该输出不是内插，而是缓冲，并且可以被认为是等同于由DAC3在满量程或零量程中的一个所提供的内插器功能的值。因为有利于使用内插器输入的所选择一个，以尽量减少相邻DAC码的DAC2和DAC1B操作之间的瞬态毛刺切换，在图2的框图说明两个输出。

在这样的结构中，可以理解，DAC1B阶段的切换可用于生成N1*2状态，从(N1-1)*2+1高阻抗变化+1满刻度状态改变组成。应该理解的是，(N1-1)*2来自事实，有在N个电阻之间的节点提供的两个LSB配置，即N-1个结点，得到(N-1)*2个LSB。零量程和满量程的每两个端端子只提供一个LSB，这是静态LSB值，其结果是状态DAC1B提供总共＝(N1-1)*2+2＝N1*2。

内插函数组合DAC2可以提供N2*N3+1。─应当理解，这个附加的状态来自事实：在N2*N3元件的串的末尾设置额外的状态，类似这样的事实，系列N个电阻具有N+1个节点。应该理解的是，(N2*N 3+1)分辨率被用于第一串中的每个阻抗元件，从而由第一串DAC2组合所提供的状态的总数量来实现，和内插为N1*(N2*N3+1)。

通过在由DAC1A提供的帧间串复用器中内插，DAC3内插也可以用于提供状态的附加数量，以提供N4状态。如果提供该可选插值运算，则可以提供的状态数量相当于N4*LSB。包括该可选布置提供四阶段模式DAC结构，并可用于其中N4的状态数大于或等于0的配置。如果N4等于零，该可选内插的有用被否定。

以这种方式，技术人员的人员将理解，可以通过该DAC结构提供的状态的总数量Nstates为N1*(N2*N3+3)+2*N1*N4。码的这个总数也可以表示为N1*(N2*N3+1)+2*N1*(N4+1)，其中第一组项代表通过在第二串的阻抗中内插提供的状态数量，和第二组项代表帧内串MPX电压范围(最后的N4项)和帧内串MPX的DAC1侧(最后+1项)达到的状态数目。

应该理解的是，N1和N2是大于零并典型地远大于1。状态数N3是由内插单元DAC3提供的数字，包括当使用DAC1和DAC2在零和满量程操作DAC3时提供的状态数量。应该理解的是，N3实际所需的状态数将决定其操作模式。例如，如果N3＝2，则增益块130有效地操作，作为仅从零到满量程操作的多路复用器。对于内插模式，N3>2和为了提供中度到高分辨率，最好是N3>>2。以这种方式，可以理解，N3的细节在实用上限范围内优化，如通过该内插子块的精度和设计要求设定。

如以上讨论，按照本教导的架构可以被配置为提供进一步的状态数目，N4，其可通过DAC1A的帧内串网络中内插来实现的。其中，采用其,这有利地使用相同的内插块DAC3以便最小化附加电路。为便于解释，在图中所示单一DAC3元件，但是应当理解，当该元件DAC3正在提供N3或N4，它可以通过相同或不同的内插DAC提供。以这种方式，示意图不应被解释为限制电路为提供供给N3和N4状态的双重功能的单个DAC3元件。

当N4等于零，DAC1A的内部串的网络中没有内插。其中，当状态数N4大于零，这些N4状态由帧内串复用器DAC1A电压范围内插入提供。这样的内插可以考虑来自两个不同的可能配置。

在第一配置中，N3>1，DAC 3元件提供由DAC1A-DAC2路径所限定的电压范围内的插值。

该布置可用于N4＝0，在此情况下，DAC1A的帧内串网络内没有内插。当N4>0，在帧内串网络提供内插。在其中N3＝1，N4>0的第二配置中，输出增益块130用作非内插缓冲器，和内插DAC1A提供在帧内串网络内。这可以由在帧内串网络电压范围内插值的DAC3元件来提供，或可以由被配置为提供N4状态的期望数量的单独内插元件来提供。

当提供时，N4内插通常可用于实现2*N1*N4状态，使用相同、一致水平的内插vs DAC串110的所选节点用于各R1节点下面过渡之上和之下，这样的布置是优选的，因为它导致较低的电路复杂性。然而，可以理解，可以改变N4超出vs低于R1节点过渡并沿DAC串110，以及除非另有说明，它不旨在限制于任何特定的实施方式。

同样，N3通常对于串DAC2中的每个匹配单元阻抗是一致的。然而，可以理解，不要求DAC2串被精确匹配单元电阻器，例如它们可以是正的整数倍，并且内插不需要一致的vs DAC2阻抗元件，虽然这是一种优选的配置。

不管实施方式，其中这些内插模式是所需的，DAC1A网络的阻抗可被设计，使得：

Ron(DAC1A network)＝(N4+1)*R1,

其中R1是第一串110中所确定的个别阻抗元件R1的阻抗。当不需要DAC1A网络内插的情况下，当N4＝0，这一关系减小到：

Ron(DAC1A network)＝R1

通过帧内串插值提供码的数目＝2*N4*(N1-2)+2*N1＝2*N4*N1。

这可用于选择N4以补充N3的选择，使得DAC3功能上可以重新使用，而没有N4(max)＝N3-1的附加要求，以及N4优选选择成因子(N3-1)。

整体结构的功耗从如下关系确定：

Iref＝Vref/(N1*R1)

Power＝Vref²/(N1*R1)

如果Vref是两个参考端子Ref1和Ref2之间的电压，和值Iref是流过电阻器串110的电流。如本领域的技术人员可以理解地，Vref，第一级分辨率N1，R1单元的电阻值和功耗的选择都是相互关联的设计变量，可以根据条件进行优化或选择。例如，选择最大化值Vref有用于信噪比，但受到电压范围和实际可用性考虑的限制。N1分辨率选择由结构最优化指定，结果R1的值通常是最灵活的，因为它具有比Vref与N1较低的约束，因此通常最简单和最灵活的变量来优化。虽然可以理解，尺寸和布局配置可影响该选择R1，一般的设计灵活度从R1减小至VRef至N1至Iref。对于超低功耗应用，功耗是一个关键目标，N1*R1电阻的最大化是可取的，以及功耗限制将通过在运行条件下的泄漏限制决定。返回到图1的示意图，可以理解，输出块130提供了增益块，其可有效地配置用于提供内插和比较功能的一者或两者。在这样的布置中，应该理解，虽然这可有利地采用并入根据图1的配置从第一级到输出块的并行路径的DAC，该输出增益块也可以被有效地用于不同的多阶段DAC配置。

图3、图4和5以示意形式示出图2中所示的体系结构例如如何可以被布置以提供四种操作模式之一。在第一配置中，如图3，内部DAC，DAC3跨越DAC2块的选定阻抗元件插值，对于每个DAC2阻抗元件，提供从N3*LSB确定的多个转变。

在图4的布置中，这是可选的内插操作，DAC3用于在由DAC1A提供帧内串多路复用器的电压范围内插值，并与上文N4大于零概述的情形相对应。可以通过帧内串网络内内插提供的LSB的数目由N4的值定义。在此示意图中，节点135经由DAC2DAC1A的复用器驱动。虽然被示为耦合到多路转换的较低输入线路，但可以理解，这可被耦合到上部输入线。

在图5的结构中，不存在由DAC3提供的内插，和该结构设有在全量程或零量程的DAC3。该DAC1A节点由DAC2以及由DAC1A提供的多路复用网络的导通电阻的组合上拉。再次以类似于图4的方式，其中耦合到较低的线路，如果DAC 3被耦合到另一输入节点，则DAC1A节点被拉低。应该理解，图4和图5的结构的原理图表面上在布局类似。操作上的显著不同在于：在图5中，内插器DAC3被配置成在满量程或零量程在转换代码进行操作。在这些情况下，节点135可以仍然连接到DAC3-虚线所示，以确保DAC3保持其直流稳态操作并最小化过渡毛刺和其它性能特征，但它不用于应对变化的输入代码限定输出电压。

图6显示输出级130的一个例子，其包括如参照图1和2所描述的增益块，并被配置以提供比较功能能。DAC块300提供该增益块130的输入。应该理解，该DAC块130的目的在于反映：任何多级DAC装置可有效地用于提供输入到输出级130。

在该示意中，增益块包括放大器310，和DAC输入提供给所述放大器310的第一输入。放大器的第二输入被耦合到感测网络320。在该配置中，第一321和第二322检测输入可被单独或集体切换到感测网络，以便提供可重构的多个通道。通过允许感测网络的重新配置，应该进一步理解，放大器的输出也可重构。在图6的示例中，感测输入的一个包括增益因子元件“H”，这正如那些普通技术人员可以理解的是用于表示所述反馈因子的常规表示法，如控制理论常用。

应该理解，该示意图提供了提供单端例子的示例性实施方式，但它同样可以差分模式来实现。应当理解，对所示的修改可包括多个高和/或低阻抗路径。进一步可在一个或多个感测通道321、322内提供DAC功能。

图7示出结合放大器内的DAC功能的另一个配置。在此配置中的一个或两个感测路径可以被省略或激活。感测路径提供第一输入到放大器，以及DAC 100提供第二输入，其然后耦合到放大器内设置的内部DAC 400。该内部DAC 400提供了附加的DAC阶段到DAC 100，和放大器的输出是传感网络的输入和DAC元件的操作的组合。应当理解，图7的布置(类似图6)可以使用图示的感测网络其他的输入。例如，如图8所示，简单的反馈环路可以在放大器310的输出和第二输入之间提供500，以提供比较功能。在本实施例中，第一输入被耦合到DAC电路100的双输入，如可能的先前引用。输出增益配置可以改变，例如反馈电容器可被并入反馈回路中以补偿反馈回路的RC延迟-如本领域的普通技术人员可以理解地。

图9是示出了已经参考前面图1到8描述的多个单独组件的示例性组合的示意性表示。根据图9的教导的电路提供可在两种模式之一操作的缓冲DAC。在第一模式下，通过DAC1A、DAC2的DAC路径和增益模块130使用内部放大器-插值提供粗数模转换器。在第二模式中，通过DAC1B到放大器内插器的路径提供精细分辨率的DAC。如参照图3至图6的描述，在第三模式下，增益块是在满量程或零量程操作，以及在由DAC1A-DAC2电路定义的电压范围内不插值。在如图9的增益块中所示的结构内，可以理解，这可以通过使用输入级来实现，通常是跨导。其他元件(如示出的等效电阻负载-或等效阻抗)用于将增益块130中的信号转换回获得和缓冲的电压值。通过所示放大器/缓冲级600的差分单端交流，驱动输出引脚。

将进一步理解，当需要时，斩波和自动调零技术可用于增益块130，以从低频调制噪声。

应该理解，可以从实施方式中导出许多优点，如以前描述地。通过提供具有集成内插功能的放大器，可以提供额外的DAC阶段到已经使用多个DAC级的DAC结构。使用插值作为额外并可能最后阶段的DAC可等减少中等(大约12位)到高等(>＝16位)高分辨率DAC的元件数量。这可以有利地用于减少一个或两个阶段DAC结构的电路成本、提高性能和降低测试成本。放大器内插实现本身对于功能的性能并不关键，和本领域技术人员将会理解，还有其他的方法来实现这样的内插，不同于这里所描述的原理图的细节，与设置的示例引用。

应该理解，当内插功能从前面的DAC结构接受入，其效果是多模式内插缓冲和用于内插的逻辑代码依赖于以前DAC阶段使用的。

DAC的优化可以以多种不同的方式来实现；例如寄生阻抗可以集成到优化。

应该理解，当用于制造DAC的个体串的元件或装置参照具有电阻的电阻描述，这些各自具有相关联阻抗的阻抗元件的具体例子。本教导并不被解释为限制于电阻器和电阻，并且可以在本教导的整个范围内使用阻抗元件的其他例子。虽然在图中未具体示出，本领域技术人员将会理解，其中DAC提供了一种串结构，有与阻抗元件的串相关联的多个开关，并且这些开关可以提供作为MOS开关。然而，可以理解的是，本教导的操作并不限于MOS开关，并且可以使用结型场效应晶体管(JFET)开关，金属半导体场效应晶体管(MESFET)，高电子迁移率晶体管(HEMT)，FinFET器件或其它可以采用非平面MOS拓扑结构或转换器使用的任何其他切换方案。此外，可以理解，MOS设备未使用现代技术的金属氧化物半导体结构制造的，但此是用来描述一般的现代“CMOS工艺”的常规术语，包括那些使用多晶硅栅或非氧化物绝缘层实现。

其它实施例都在所附权利要求的精神和范围内。例如，由于制造差异和二阶非理想条件下，电阻器和其它设备部件的标称值可被调节以提供最佳的结果。蒙特卡洛分析，其它的统计分析或模拟设计优化的工具和方法可用于执行这种优化。另外，各种技术也可以用于开关，例如CMOS传输门，MOS晶体管类型(例如，NMOS或PMOS)，在开关的一侧或两侧上的单个或多个串联电阻。可以考虑适用其他配置，包括那些通过反向偏置回(RBB)，正向偏压散货(FBB)和自适应(或散装)提供偏压(ABB)。

虽然本教导已经参照以上常规的二进制编号安排说明，这些具体的实施例表示通常青睐和广泛使用的实施方式。然而，本教导不应当被解释为限于这些实施方式，本教导具有非二值基本配置或不同的编号系统的应用，例如相对的素数。

在本教导的上下文，整体DAC分辨率是由每个阶段的个体贡献的组合。该结构可以被配置为提供附加或冗余状态。提供的状态数量不必完全匹配实际使用的这些状态。在提供二进制DAC分辨率的情况下，各个阶段的一个或多个可以提供非二进制贡献。按照本教导，由DAC结构提供的状态数目可以等于或大于实际所需，并且这可以证明在电路优化是有用的。

本发明的教导并不限于上文描述的实施例，而是可以在结构和细节上进行改变。根据本教导，DAC结构可以在各种电子设备中实现。电子设备的示例可以包括(但不限于)消费电子产品、消费者电子产品、电子测试设备，无线通信基础设施，工业控制和控制电路的零件一般和其他应用正如那些普通可以理解技能。电子器件的实例还可以包括光网络或其它通信网络，以及驱动器电路的电路。在消费电子产品可包括(但不限于)测量仪器、医疗设备、无线设备、移动电话(例如，智能电话)、蜂窝基站、电话、电视、计算机监视器、计算机、手持式计算机、平板计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式磁带录音机或播放器、DVD播放器、CD播放器、数字视频录像机(DVR)、VCR、MP3播放器、收音机、摄像机、照相机、数码相机、便携式存储器芯片、洗衣机、干衣机、洗衣机/干衣机、复印机、扫描仪、多功能外围装置、手表、时钟等。此外，电子设备可以包括未完成的产品。

除非上下文清楚地要求，否则遍及说明书和权利要求中，词语“包括”、“包括”、“包括”、“包含”等是在包容的意义来解释，而不是排他或穷举的含义；也就是说，在“包括，但不限于”的意义上。如本文中所通常使用的，“耦合”或“连接”指的是可以直接连接，或者通过一个或多个中间元件的方式连接的两个或多个元件。另外，在本申请中使用时，词语“这里”、“以上”、“以下”和类似含义的词语应指本申请的整体而不是此申请的任何特定部分。如果上下文允许，使用单数或复数数量也可以分别包括复数或单数词语。在引用两个或更多个项目的列表中，词语“或”意在覆盖词语的所有以下解释：列表中的任何项目，列表中的所有项目，以及列表中的项目的任何组合。本文所提供的所有数值意欲包括测量误差范围内的类似值。

在本说明书的教导可以应用于其它系统，而不一定以上描述的电路。上述的各种实施例的要素和动作可以被组合以提供进一步的实施方式。本文所讨论的方法的动作可以按任何顺序适当地进行。此外，合适时，在此所讨论的方法的行为可以被串行或并行地执行。

尽管本说明书中的某些实施例进行了说明，这些实施例已仅提出以举例的方式，并且不旨在限制本公开的范围。的确，这里所描述的新方法和电路可以以各种其它形式来体现。此外，可以在不脱离本公开的精神的情况下作出本文中所描述的方法和电路的形式的各种省略、替换和变化。所附权利要求及其等同物意在覆盖将落入本公开的范围和精神内的这些形式或修改。因此，本说明书的范围通过参考权利要求书限定。