连续逼近暂存器模拟数字转换器及其模拟至数字信号转换方法与流程

本发明涉及模拟数字转换器(analog-to-digitalconverter,adc)，尤其涉及连续逼近暂存器(successiveapproximationregister,sar)adc及其模拟至数字信号转换方法。

背景技术：

图1是现有saradc的功能方法图。saradc用来将模拟输入信号vi转换成数字信号(由多个数字码b所组成)。saradc主要包含数字模拟转换器(digital-to-analogconverter,dac)110、比较器120及连续逼近暂存器130。在saradc的某一次操作中，连续逼近暂存器130依据比较器120的比较结果，决定数字码b的其中一位元的值(1/0)。dac110依据该次决定的位元值改变其内部电容的端电压(控制电容的其中一端耦接至地或参考信号vref)，使电容上的电荷重新分布，进而改变比较器120的反相输入端及非反相输入端的电平，以改变saradc下一个操作的比较对象。重复上述的步骤，数字码b由最高有效位元(msb)往最低有效位元(lsb)依序被决定，过程中数字码b所代表的值也渐渐往输入信号vi逼近。

一般而言，dac110通常以二进位(binary)的方式实作其内部电容的切换机制。但dac110中非理想的电容值会造成saradc的错误率增加，使得saradc的积分非线性误差(integralnonlinearity,inl)及微分非线性误差(differentialnonlinearity,dnl)提高，尤其是对应高位元的电容的电容值不准确时，saradc的效能所受的影响更大。热码编码(thermometer-coded，亦称为温度码编码)dac有助于缓和不准确的电容值所带来的不良影响。图2为现有使用热码编码dac的saradc的电路图。图2的saradc为5位元(b0～b4，b0为lsb，b4为msb)。dac110包含5个电容c1～c5，其中电容c1～c2属于二进位dac111，而电容c3～c5属于热码编码dac112。电容c1～c5的其中一端互相耦接，作为dac110的输出(输出模拟信号sa)；另一端各耦接至缓冲单元113-1～113-5，缓冲单元113-1～113-5分别用来输出电容c1～c5所应耦接的电压。连续逼近暂存器130包含4个暂存器135-1～135-4，各暂存1个控制值。4个暂存器135-1～135-4的4个控制值依据比较器120的比较值决定。此4个暂存器135所储存的控制值控制缓冲单元113的输出电压。使用热码编码dac112时dac110还必须包含二进位码至热码解码器114，以将暂存器135-3及135-4的控制值(即saradc的最高二位元值)由二进位码转换为热码，以控制缓冲单元113-3～113-5。开关140为取样输入信号vi之用。

在saradc中，比较器120的比较操作与dac110的电容切换操作高速地交替进行，如果dac110的电容耦接缓冲单元113的一端能愈快到达目标电压值，则下一个比较操作时比较器120所输出的比较值就愈准确。因此比较器120的输出到电容c1～c5的端点间的路径(包含暂存器135及缓冲单元113)对saradc而言相当关键，此路径上的元件愈少(亦即信号在此路径上的延迟时间愈短)，意谓着saradc愈稳定且愈准确。然而，二进位码至热码解码器114由多个逻辑闸所组成，无疑会增加关键路径上的元件数，造成saradc的效能降低。

文献「anoversamplingsaradcwithdacmismatcherrorshapingachieving105dbsfdrand101dbsndrover1khzbwin55nmcmos」(isscc,pages458-459,ieee,(2016))提出在saradc中额外包含快闪式(flash)adc来直接产生热码，然而却会增加saradc的电路复杂度及增加耗电。美国专利us8,508,400所提出的方法受限于电容的群组选择方式，只能针对saradc的特定数字值做改善，而且该方法在关键路径上增加了多工器，造成信号延迟。

技术实现要素：

鉴于现有技术的不足，本发明的一目的在于提供一种saradc及其模拟至数字信号转换方法，提高saradc的效能。

本发明公开一种连续逼近暂存器模拟数字转换器，包含：一数字模拟转换器，包含n个电容值实质相同的电容，用来产生一模拟信号，n为大于2的整数；一连续逼近暂存器，包含n个记忆单元，该n个记忆单元分别耦接该n个电容，各记忆单元储存一控制值，该n个电容的n个端电压分别受该n个控制值控制；一写入控制单元，耦接该n个记忆单元，用来产生一写入致能信号，依据该写入致能信号，该n个记忆单元中的m个及对应该m个记忆单元的m个电容被选取，m是小于n的正整数；以及一比较器，耦接该数字模拟转换器及该n个记忆单元，用来依据该模拟信号产生一比较值；其中，该m个记忆单元的该m个控制值是对应该比较值变化。

本发明另公开一种连续逼近暂存器模拟数字转换器，包含：一比较器，用来依据一模拟信号产生一比较值；一连续逼近暂存器，耦接该比较器，包含n个记忆单元，各记忆单元储存一控制值，该n个控制值是与该比较值有关，n为大于2的整数；以及一热码编码数字模拟转换器，耦接该比较器及该连续逼近暂存器，用来产生该模拟信号，包含n个电容，该n个电容分别耦接该n个记忆单元，该n个电容的n个端电压分别受该n个控制值控制。

本发明另公开一种模拟至数字信号转换方法，应用于一连续逼近暂存器模拟数字转换器，该连续逼近暂存器模拟数字转换器依据一时脉信号动作，并且包含一数字模拟转换器及一连续逼近暂存器，该数字模拟转换器包含n个电容值实质相同的电容，n为大于2的整数，该连续逼近暂存器包含n个记忆单元，该n个记忆单元分别耦接该n个电容，各记忆单元储存一控制值，该n个电容的n个端电压分别受该n个控制值控制，该方法包含：于该时脉信号的一周期的一第一电平取样一模拟输入信号以产生一中间模拟信号；于该周期内决定一写入致能信号；依据该写入致能信号选取该n个记忆单元中的m个以及对应该m个记忆单元的m个电容，m是小于n的正整数；于该周期的一第二电平依据该中间模拟信号产生一比较值，该第二电平不同于该第一电平；以及于该周期的该第二电平依据该比较值改变该m个记忆单元的该m个控制值。

本发明的saradc与模拟至数字信号转换方法不需要使用二进位码至热码解码器，以避免增加关键路径上的信号延迟。相较于现有技术，本发明的saradc在不牺牲操作速度的情况下，改善了不准确的电容值所带来的问题。

有关本发明的特征、实作与技术效果，兹配合附图作实施例详细说明如下。

附图说明

图1为现有saradc的功能方法图；

图2为现有使用热码编码dac的saradc的电路图；

图3为本发明的saradc的一实施例的功能方块图；

图4为本发明的saradc的操作时序图；

图5为本发明记忆单元的一实施例的功能方块图；

图6为本发明一实施例的模拟至数字信号转换方法的流程图；

图7为本发明另一实施例的模拟至数字信号转换方法的流程图；

图8为本发明的方法的蒙地卡罗分析结果；以及

图9为现有方法的蒙地卡罗分析结果。

附图标记说明：

110、160dac

111、161二进位dac

112、162热码编码dac

113、163、164缓冲单元

114二进位码至热码解码器

120、170比较器

130、180连续逼近暂存器

135暂存器

140、190开关

10连续逼近暂存器模拟数字转换器

150写入控制单元

181、182记忆单元

183时序控制单元

184写入控制单元

185数字码暂存电路

500记忆单元

510解码电路

520开关

530闩锁器

s605～s650、s705～s750步骤

具体实施方式

以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本发明的公开内容包含saradc与模拟至数字信号转换方法。由于本发明的saradc所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。

图3是本发明的saradc的一实施例的功能方块图。saradc10包含写入控制单元150、dac160、比较器170、连续逼近暂存器180以及开关190。dac160包含二进位dac161及热码编码dac162。二进位dac161包含m个电容(c11～c1m)，此m个电容的其中一端各自与缓冲单元163-1～163-m耦接；热码编码dac162包含n个电容(c21～c2n)，此n个电容的其中一端各自与缓冲单元164-1～164-n耦接。n为大于2的整数，m为正整数。在一个实施例中，n＝2^r-1，r为大于1的整数。电容c11～c1m的电容值分别为1c、2c、…、2^m-2c及2^m-1c法拉(farad)，而电容c21～c2n的电容值实质上相同，皆为2^mc法拉，其中c为单位电容；更详细地说，热码编码dac162的任一电容的电容值为二进位dac161的最大电容的电容值的2倍。

连续逼近暂存器180包含多个记忆单元181及记忆单元182，每个记忆单元181-x对应一组相连接的缓冲单元163-x及电容c1x(1≤x≤m)，以及每个记忆单元182-y对应一组相连接的缓冲单元164-y及电容c2y(1≤y≤n)；更明确地说，记忆单元181-1～181-m与电容c11～c1m为一对一的对应关系，记忆单元182-1～182-n与电容c21～c2n为一对一的对应关系。每个记忆单元181及182各储存一控制值，缓冲单元163及164的输出电压与控制值有关，也就是说电容c11～c1m及电容c21～c2n的第一端(耦接缓冲单元163或164的一端)的电压受控制值的控制。每个记忆单元181及182耦接比较器170，而且每个记忆单元181及182的控制值与比较值cmp有关。连续逼近暂存器180还包含写入控制单元184，用来决定每个记忆单元181能被写入与否；而每个记忆单元182是否能被写入则由写入控制单元150控制。连续逼近暂存器180还包含时序控制单元183，用来依据saradc的取样时脉clk_s及比较器170的比较值cmp产生脉冲信号tc。写入控制单元184及写入控制单元150则参考脉冲信号tc来分别输出写入致能信号we1及写入致能信号we2。连续逼近暂存器180还包含数字码暂存电路185，用来依据比较器170的比较值cmp来决定saradc所输出的数字码b。数字码暂存电路185可以由多个触发器组合而成。

以下配合图4的时序图来说明图3的saradc的操作方式。图4中的上图为saradc的取样时脉clk_s，用来控制saradc交替地操作于取样阶段(s1、s2、...)及比较/切换阶段(c1、c2、...)之间。在取样阶段中(本实施例对应取样时脉clk_s的高电平)，电容c11～c1m及c21～c2n的第一端全部耦接至预设的电平；更详细地说，在取样阶段连续逼近暂存器180重置记忆单元181及182，使其所储存的控制值为预设值。记忆单元181及182重置完毕后(仍在取样阶段)，开关190导通，使电容c11～c1m及c21～c2n的第二端(非耦接缓冲单元163或164的一端)及比较器170的输入端接收模拟输入信号vi。同样在取样阶段，写入控制单元150决定多个写入致能信号we2，写入致能信号we2的个数g＝log2(n+1)。

在比较/切换阶段中(本实施例对应取样时脉clk_s的低电平)，开关190先切换至不导通状态，以及写入控制单元150输出写入致能信号we2，接者比较器170及dac160分别进行比较操作及切换电容电位的操作。比较器170可以根据其内部自行产生的时脉动作，也可以根据外部的一个频率高于取样时脉clk_s的时脉动作。当取样时脉clk_s为低电平时，每当比较器170产生一个比较值cmp，时序控制单元183即输出一个脉冲。举例来说，假设saradc10为k位元，则在一个比较/切换阶段中，比较器170产生k个比较值cmp，则脉冲信号tc在时间t11～t110分别输出一个脉冲。相邻脉冲的间隔时间(即t12-t11、t13-t12、…、t1k-t1k-1)为记忆单元181及182选择性地根据比较值cmp改变控制值，及缓冲单元163及164选择性地根据控制值改变电容的端电压的时间，亦即前述的关键路径的反应时间。对速度愈快(即取样时脉clk_s的频率愈高)且解析度愈高(即k值愈大)的saradc而言，关键路径的反应时间就愈短，因此关键路径对saradc的影响就更大。比较器170完成k次比较操作后，数字码暂存电路185即可得到k个比较值cmp，该k个比较值cmp即为对应该次取样的模拟输入信号vi的数字值b(b0～bk)。

在每一取样阶段所决定的g个写入致能信号we2，在紧邻的比较/切换阶段中依序输出；更详细地说，第一个写入致能信号we2在比较器170于该比较/切换阶段产生第一个比较值cmp之前输出(亦即在时间t11前输出)、第二个写入致能信号we2在比较器170于该比较/切换阶段产生该第一个比较值cmp之后及产生第二个比较值cmp之前输出(亦即在时间t11及时间t12之间输出)，以此类推。写入控制单元184则决定m个写入致能信号we1。该m个写入致能信号we1于该g个写入致能信号we2输出完毕后依序输出，分别依序开启记忆单元181-m～181-1。

图5为本发明记忆单元的一实施例的功能方块图，每一记忆单元181及182可以以图5所示的记忆单元实作。记忆单元500包含解码电路510、开关520以及闩锁器(latch)530。写入致能信号(we1或we2)经过解码电路510解码后产生控制信号ta，控制信号ta可控制开关520导通或不导通。当开关520导通时，代表该记忆单元500为可写入状态，反之则否。当开关520导通时，闩锁器530所储存的控制值对应比较值cmp改变；举例来说，以图5的实施方式而言，控制值与比较值cmp具有相反的逻辑值，在其他实施例中，可额外增加反相器使控制值与比较值cmp具有相同的逻辑值。

以下以saradc10为6位元(k＝6，输出的数字码b为b0～b5)为例，详细说明saradc10的操作细节。假设二进位dac161包含2个电容c11及c12(电容值分别为1c及2c)，则热码编码dac162包含7个电容c21～c27(电容值皆为4c)。在取样阶段s1，写入控制单元150决定3(因为g＝log2(7+1)＝3)个写入致能信号we2-s1-1、we2-s1-2、we2-s1-3；而写入控制单元184决定2(分别对应电容c12及c11)个写入致能信号we1-s1-1及we1-s1-2。

图6为saradc10进行模拟信号转数字信号的动作流程。在取样阶段中，开关190导通以取样模拟输入信号vi(步骤s605)，以及写入控制单元150决定写入致能信号(步骤s610)。相邻的取样阶段(例如图4所示的s1与s2)写入控制单元150是产生不同的写入致能信号。举例来说，如表1所示，写入控制单元150于取样阶段s1所决定的3个写入致能信号分别选取c21、c23、c24、c26为第1电容群组、c22、c25为第2电容群组、c27为第3电容群组；写入控制单元150于取样阶段s2所决定的3个写入致能信号分别选取c21、c22、c25、c27为第1电容群组、c24、c26为第2电容群组、c23为第3电容群组。

表1：

接下来图6的流程进入比较/切换阶段。因为saradc10为6位元，所以脉冲信号tc在t11～t16各有一个脉冲，分别对应b5～b0。在各脉冲产生之前，亦即比较器170产生比较值cmp以决定位元值bp(0≤p≤5)(步骤s630)之前，写入控制单元150输出写入致能信号至全部的存储器单元182-1～182-7(步骤s620)。更明确地说，在比较器170的第p次比较操作结束之前，第p次切换操作中的待处理电容已被选定。如表2所示，写入致能信号we2-s1-1于位元值b5决定之前(即时间t11之前)输出至存储器单元182-1～182-7，以对应选定电容c21、c23、c24、c26，写入致能信号we2-s1-2于位元值b5决定之后且位元值b4决定之前(即时间t11～t12之间)输出至存储器单元182-1～182-7，以对应选定电容c22及c25。其余以此类推。

表2：

位元值bp决定后(步骤s630完成)，视位元值bp而定，对应已选定的电容的记忆单元182的控制值维持原逻辑值或改变，以相对应地维持或切换已选定的电容的端电压(步骤s640)。举例来说，假设控制值预设为1(对应电容的第一端的预设电压为低电压)，而在时间t12位元值b4决定为1，则在步骤s640中(对应时间t12～t13之间)记忆单元182-5及182-6的控制值由1变为0，且电容c25、c26的第一端的电压亦由低电压切换至高电压。接着判断下一次的取样阶段是否开始(步骤s650)。如果还没开始，则重复步骤s620～s640以继续决定剩余的位元值；如果下一次的取样阶段开始，则回到步骤s605再次取样模拟输入信号vi。请注意，为求简洁，图6的流程省略一些步骤，例如在取样阶段重置记忆单元181及182，以及在比较/切换阶段使开关190不导通等等。

如表1所示，在saradc的第1次操作周期(包含取样阶段s1及比较/切换阶段c1)中对应位元值b5的电容群组的组成(c21、c23、c24、c26)与第2次操作周期(包含取样阶段s2及比较/切换阶段c2)中对应位元值b5的电容群组的组成(c21、c22、c25、c27)不同。同理，在saradc的第1次操作周期中对应位元值b4的电容群组的组成(c22、c25)与在saradc的第2次操作周期中对应位元值b4的电容群组的组成(c24、c26)不同；在saradc的第1次操作周期中对应位元值b3的电容群组的组成(c27)与在saradc的第2次操作周期中对应位元值b3的电容群组的组成(c23)不同。而且该些电容群组的组成，是在位元值b5、b4及b3产生前就已决定，因此与位元值b5、b4及b3无关，也就是说电容群组的组成非根据位元值b5、b4及b3决定。因此本发明可以省去二进位码至热码解码器，以避免在连续逼近暂存器180至dac160的关键路径上增加逻辑电路影响saradc10的表现。请注意，上述的「对应位元值bp的第q电容群组」，是表示该第q电容群组的电容的端电压与该位元值bp有关。

在其他的实施例中，写入控制单元150亦可以在比较/切换阶段才决定写入致能信号，写入控制单元150最迟只要于输出写入致能信号前决定该写入致能信号即可。如表3所示，写入控制单元150可以根据取样时脉clk_s，在取样阶段与比较/切换阶换的转换期间决定写入致能信号we2-s1-1，并且在时间t1-1前输出即可；接下来在脉冲信号tc的两个相邻的脉冲间决定并输出对应的写入致能信号即可。其对应的流程图如图7所示，其中步骤s705～s750的动作内容与步骤s605～s650相似，故不再赘述。

表3：

图8及图9分别为本发明的方法与美国专利us8,508,400所提出的方法的蒙地卡罗分析(montecarlosimulation)结果的比较。明显可见，受限于电容群组的选择方式，美国专利us8,508,400的方法只在数字码等于512(十进位)附近有较佳的改善。反观本发明的方法，整体数字码都获得改善，而且错误的幅度亦较低。

在不同的实施例中，dac160可以完全由热码编码dac实作，亦即dac160仅包含热码编码dac162而不包含二进位dac161。此时，连续逼近暂存器180只对应包含记忆单元182而不包含记忆单元181及写入控制单元184。再者，虽然前述的实施例中以二进位的电容(即电容值呈现二进位的关系)来作说明，但本发明亦可采用任意加权电容阵列(arbitraryweightedcapacitorarray,awca)的方法来实作及控制dac。因此，上述的电容值、电容个数以及切换/比较的次数仅用于例示，而非限制本发明。当本发明的dac以awca的方法实现，dac的电容与连续逼近暂存器180的记忆单元仍为一对一的对应关系。

请注意，图3仅绘示与比较器170的其中一端(反相输入端或非反相输入端)耦接的元件。在图3的实施例中，写入控制单元150及连续逼近暂存器180为独立的元件，然而在其他实施例中写入控制单元150亦可包含于连续逼近暂存器180中。写入控制单元150除了可以利用上述的随机的方式产生写入致能信号之外，也可以以循环(rotation)的方式产生，或是根据动态元件匹配(dynamicelementmatching,dem)或动态加权平均(dynamicweightedaverage,dwa)的机制来产生写入致能信号。写入控制单元150可以由逻辑闸实作，或是由处理单元配合软件或固件实作。时序控制单元183及写入控制单元184可以由逻辑闸实作，缓冲单元163及164可以由串接的反相器(inverter)实作。各个电容c11～c1m以及c21～c2n可以由多个单位电容组合而成，然而在saradc10的操作过程中，各电容的组成内容不会改变。前述的we1虽在取样阶段决定，亦可以在其他阶段决定。

由于本技术领域技术人员可通过图3的装置发明的公开内容来了解图6及图7的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域技术人员了解本发明之用，非用以限制本发明。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。