1.一种高速DAC同步方法，其特征在于，该方法包括：
步骤1：现场可编程门阵列模块FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；N为大于等于1的整数；
步骤2：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤1，直到所述第一至第N高速DAC正确同步；
步骤3：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤1；
步骤4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。
2.如权利要求1所述的方法，其特征在于，在所述步骤1之前，还包括：
步骤0：所述FPGA控制外部时钟芯片产生时钟，并监测所述外部时钟芯片的状态，若确定所述外部时钟芯片的初始化失败，则对所述外部时钟芯片复位。
3.如权利要求1所述的方法，其特征在于，所述FPGA调整所述第一至第N高速DAC的输入时钟的相位差，包括：
所述FPGA将所述第一至第N高速DAC的输入时钟中任一高速DAC的输入时钟作为参考时钟，使用所述鉴相模块计算出所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差；
所述FPGA根据所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差，对相位差大于相位差阈值的输入时钟进行相位补偿。
4.如权利要求1所述的方法，其特征在于，所述鉴相模块通过以下方式对所述第一至第N高速DAC的输出时钟进行鉴相：
所述鉴相模块获取所述FPGA对所述第一至第N高速DAC的输出时钟的采样结果；
所述鉴相模块将所述第一至第N高速DAC的输出时钟的采样结果与目标时钟进行异或，若结果为1，则计数器加1，并根据所述计数器的结果确定所述第一至第N高速DAC的输出时钟的相位差是否在预设范围内。
5.如权利要求1-4中任一项所述的方法，其特征在于，第一至第N高速DAC为采样率高于2GHz的DAC。
6.一种高速DAC同步电路，其特征在于，用于实现权利要求1-5中任一项所述的同步方法，该电路包括：FPGA、锁相环以及与所述FPGA连接的第一至第N高速DAC；所述第一至第N高速DAC分别通过对应的时钟缓冲器与所述锁相环连接。