技术总结
本发明实施例公开了一种高速DAC同步方法及电路，该方法包括FPGA控制第一至第N高速DAC初始化，若确定存在至少一个高速DAC初始化失败，则复位第一至第N高速DAC；FPGA监测第一至第N高速DAC的同步状态，并在确定同步成功后，控制鉴相模块对第一至第N高速DAC的输出时钟进行鉴相；随后，FPGA使用第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给第一至第N高速DAC。本发明实施例分别对第一至第N高速DAC的输入时钟和输出时钟进行监控，并且在检测到输入时钟或输出时钟的相位差过大时，对输入时钟、输出时钟及第一至第N高速DAC进行相应操作，从而有效解决了第一至第N高速DAC的同步输出问题及时钟延迟问题。
技术研发人员：吴昊;宋振宇;陈昕;朱翔宇;柳树林;赵维武
受保护的技术使用者：航天恒星科技有限公司
文档号码：201610654329
技术研发日：2016.08.10
技术公布日：2017.01.04