一种数模双环混合控制结构的锁相环的制作方法

本发明涉及半导体集成电路领域，尤其涉及一种数模双环混合控制结构的锁相环。

背景技术：

锁相环(Phase Locked Loop,PLL)作为集成电路芯片中的一个基本功能宏单元，被广泛用作无线通讯和微处理器以及数字系统的时钟电路。为适应工艺提升和应用系统频率范围的拓宽，人们一直在不断针对锁相环的工作频率和锁频范围、功耗、噪声特性、锁定速度、芯片面积、工艺成本和设计成本等方面进行改进。对锁相环电路的研究主要包含两个方面，一方面在原有PLL结构的基础上探索出了很多新颖的、性能优越的子电路模块结构，主要体现在新型鉴频鉴相器、电荷泵和压控振荡器的设计上：另一方面，锁相环路也不再局限于传统电荷泵锁相环(Charge Pump Phase Locked Loop,CPPLL)结构，延迟锁相环DLL(Delay Locked Loop)、数字锁相环(Digital Phase Locked Loop,DPLL)，全数字锁相环(ADPLL)等新结构不断涌现。

随着CMOS工艺特征尺寸的不断减小，大大提高了集成电路的设计复杂度，传统的设计方法难以满足高性能、低功耗、低成本、短周期等要求。电路单元模块化和可重用的设计理念打破了传统设计方法的局限，提高了电路设计效率。

工艺的发展和集成度的提高使系统最高时钟达到了吉赫兹以上量级，应用系统有不同数量级的时钟频率要求。数字锁相环虽然适应很大的频率范围，但由于环路由离散的数字信号控制，存在频率锁定精度低的缺点；而传统的模拟锁相环锁定精度高但存在锁定频率范围窄的缺点。

目前，一个既能适应宽频率范围又达到较高频率精度的锁相环，总是存在着诸如电路复杂度高、面积大或功耗大等不同种类的缺点。

技术实现要素：

本发明的目的是提供一种数模双环混合控制结构的锁相环，具有频率调节范围宽、锁频精度高、功耗低、面积小、设计简单等优点。

本发明的目的是通过以下技术方案实现的：

一种数模双环混合控制结构的锁相环，包括：数字控制环路，模拟控制环路，环路切换控制电路，数模混合控制振荡器和分频器；其中：

数字控制环路用于实现频率的初步锁定，模拟控制环路用于频率微调和相位锁定，环路切换控制电路用于根据模拟控制环路输出的模拟控制信号的大小来控制数字环路和模拟环路之间的相互切换；数模混合控制振荡器根据数字控制环路或者模拟控制环路输出的控制信号来输出相应的振荡频率，且由分频器分频后再输入至数字控制环路与模拟控制环路。

所述数字控制环路包括：前置低频分频器、鉴频器、数字环路开关与数字滤波器；其中：

所述前置低频分频器分别与鉴频器以及数字滤波器相连，鉴频器、数字环路开关与数字滤波器依次相连；

所述前置低频分频器对输入参考时钟信号f_ref分频，产生f_s信号用作鉴频器和数字滤波器的工作时钟；

所述鉴频器将输入参考信号f_ref和分频器的反馈信号f_b的频率差转化成数字信号Xn，当数字环路开关导通时，所述数字滤波器对输入的数字信号Xn进行滤波处理，输出数字控制信号Yn来控制数模混合控制振荡器的振荡频率。

所述模拟控制环路包括：依次连接的鉴频鉴相器、电荷泵与模拟滤波器。

所述环路切换控制电路用于根据模拟控制环路输出的控制信号的大小来控制数字环路和模拟环路之间的相互切换包括：

模拟控制环路检测模拟控制环路输出的模拟控制信号Va，当Va小于Vn或Va大于Vp，其中Vn与Vp均为预设值，且Vn<Vp，则输出数字控制环路的控制信号EN为有效电平，使得数字控制环路中的数字环路开关导通，此时数字控制环路工作，模拟控制环路断开，数模混合控制振荡器的模拟控制信号V被置为Vn或Vp；

当数字控制环路控制，使反馈信号f_b频率锁定到接近参考信号f_ref频率的范围后，模拟控制信号Va会被调节到大于Vn且小于Vp的范围内，此时输出数字控制环路的控制信号EN会变为无效电平，数字控制环路断开，数字控制环路中数字滤波器输出的数字控制信号Yn将保持不变，同时数模混合控制振荡器的模拟控制信号端通过被开启的传输门连接到Va。

所述环路切换控制电路包括：第一与第二比较器、传输门、反相器、与门、PMOS管以及NMOS管；其中：

第一比较器的同相输入端接偏置输入电压信号Vp，反相输入端接模拟控制环路输出的模拟控制信号Va，输出端输出Vp与Va的比较结果；

第二比较器的同相输入端接偏置输入电压信号Vn，反相输入端接模拟控制环路输出的模拟控制信号Va，输出端输出Vn与Va的比较结果；

传输门的输入端接模拟控制环路输出的模拟控制信号Va，输出接数模混合控制振荡器以控制信号V，正相控制端接第一比较器的输出，反相控制端接第二比较器cmp2的输出；

所述反相器的输入端接第二比较器的输出，输出端接所述与门的一个输入；

与门的另一个输入接第一比较器的输出，与门输出为数字控制环路的控制信号EN，控制数字控制环路中的数字环路开关；

PMOS管源极接偏置输入电压信号Vp，栅极接第一比较器的输出，漏极与所述NMOS管的漏极接接数模混合控制振荡器的模拟控制电压V；所述NMOS管的栅极接第二比较器的输出，源极接偏置输入电压信号Vn。

所述数模混合控制振荡器包括一个解码器和四个全差分的延迟单元；

其中，所述解码器的输入接模拟控制环路输出的数字信号Yn，解码后输出的数字控制信号D0、D1、D2、……、D4n+3输入至相应的延迟单元；

第一延迟单元、第二延迟单元、第三延迟单元完全相同，均为双端输入双端输出，延迟时间只受数字控制信号控制；第四延迟单元的延迟时间受数字控制信号和模拟控制信号混合控制；

所述第一延迟单元的正相输入Vi+接第四延迟单元的正相输出Vo+，反相输入Vi-接第四延迟单元的反相输出Vo-；正相输出O+接第二延迟单元的反相输入Vi-，反相输出Vo-接第二延迟单元的正相输出Vi+；数字控制信号端口C0、C1、……、Cn分别接数字控制信号D0、D4、……、D4n信号；

第二延迟单元的正相输出Vo+接第三延迟单元的反相输入Vi-，反相输出Vo-接第三延迟单元的正相输出Vi+；数字控制信号端口C0、C1、……、Cn分别接数字控制信号D1、D5、……、D4n+1；

第三延迟单元的正相输出Vo+接第四延迟单元的反相输入Vi-，反相输出Vo-接第四延迟单元的正相输出Vi+；数字控制信号端口C0、C1、……、Cn分别接数字控制信号D2、D6、……、D4n+2；

第四延迟单元的数字控制信号端口C0、C1、……、Cn分别接数字控制信号D3、D7、……、D4n+3，模拟信号控制端口Vc接环路切换控制电路输出的模拟控制信号。

所述第一延迟单元、第二延迟单元、第三延迟单元以及第四延迟单元均包括：第一与第二PMOS管、第一与第二NMOS管，以及数字信号控制单元；其中：

第一与第二PMOS管，以及第一与第二NMOS管组成差分反相器；第一PMOS管和第二PMOS管的源极接电源电压VDD，第一PMOS管的栅极接正相输入端Vi+，第二PMOS管的栅极接反相输入端Vi-，第一PMOS管的漏极、第一NMOS管的漏极与第二NMOS管的栅极一起连接到反相输出端Vo-，第二PMOS管的漏极、第二NMOS管的漏极与第一NMOS管的栅极一起接到正相输出Vo+，第一NMOS管和第二NMOS管的源极接地GND；

数字信号控制单元由2n个NMOS管和2n个电容组成，一个NMOS管与一个电容相连组成一个子电路，则共有2n个子电路，子电路之间并联连接后，分为两组分别连接在差分反相器的两侧；

子电路中的NMOS管用作开关，分别由数字控制信号端口C0、C1、……、Cn控制，当数字控制信号为高电平时，即该路电容接入差分反相器负载，反之，若数字控制信号为低电平，则该路电容断开；

所述第四延迟单元还包括：模拟信号控制单元，其包含两个NMOS管和两个电容，一个NMOS管与一个电容相连后组成RC网络，两个RC网络分别并联在两组并联后的子电路两侧；RC网络中的NMOS用作受控电阻，通过调节NMOS管的栅极电压来调节该RC网络的R值，实现模拟控制信号控制差分反相器延迟时间。

由上述本发明提供的技术方案可以看出，1)各模块电路结构简单，设计可重用程度高，采用CMOS工艺实现，可广泛应用于高性能集成时钟系统。2)采用数字和模拟双环控制方式，锁相环锁定过程中，两条环路协同工作，数字环路实现频率粗调，模拟环路实现频率精调和相位锁定，最终锁相环输出稳定的时钟信号。3)数字环路只完成频率粗调，因此不需要通常的高精度时间数字转换(TDC)电路，鉴频器采用计数器即可实现，电路设计简单，占用面积小，功耗低。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的一种数模双环混合控制结构的锁相环示意图；

图2为本发明实施例提供的环路切换控制电路的示意图；

图3为本发明实施例提供的数模混合控制振荡器的示意图；

图4为本发明实施例提供的数模混合控制振荡器的工作波形示意图；

图5为本发明实施例提供的数模混合控制振荡器中延迟单元的示意图；

图6为本发明实施例提供的数模混合控制振荡器受模拟控制环路控制的电压-频率曲线的示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种数模双环混合控制结构的锁相环，如图1所示，其主要包括：数字控制环路，模拟控制环路，环路切换控制电路07，数模混合控制振荡器08和分频器09；其中：

数字控制环路用于实现频率的初步锁定，模拟控制环路用于频率微调和相位锁定，环路切换控制电路07用于根据模拟控制环路输出的模拟控制信号的大小来控制数字环路和模拟环路之间的相互切换；数模混合控制振荡器08根据数字控制环路或者模拟控制环路输出的控制信号来输出相应的振荡频率，且由分频器09分频后再输入至数字控制环路与模拟控制环路。

本发明实施例中，所述数字控制环路包括：前置低频分频器01、鉴频器02(FD)、数字环路开关K与数字滤波器03；其中：

所述前置低频分频器01分别与鉴频器02以及数字滤波器03相连，鉴频器02、数字环路开关K与数字滤波器03依次相连；

所述前置低频分频器01对输入参考时钟信号f_ref分频，产生f_s信号用作鉴频器02和数字滤波器03的工作时钟；

所述鉴频器02(可以采用是数字计数器实现)将输入参考信号f_ref和分频器的反馈信号f_b的频率差转化成数字信号Xn，当数字环路开关K导通时，所述数字滤波器03对输入的数字信号Xn进行滤波处理，输出数字控制信号Yn来控制数模混合控制振荡器08的振荡频率。

本发明实施例中，所述模拟控制环路包括：依次连接的鉴频鉴相器04(FPD)、电荷泵05(CP)与模拟滤波器06(LPF)。其工作方式与传统模拟锁相环工作方式相同，不再赘述。

本发明实施例中，所述环路切换控制电路07控制数字环路和模拟环路之间的相互切换的原理为：

模拟控制环路检测模拟控制环路输出的模拟控制信号Va，当Va小于Vn或Va大于Vp，其中Vn与Vp均为预设值，且Vn<Vp；即，反馈信号f_b频率远高于或远低于参考信号f_ref频率，则输出数字控制环路的控制信号EN为有效电平，使得数字控制环路中的数字环路开关导通，此时数字控制环路工作，模拟控制环路断开，数模混合控制振荡器的模拟控制信号V被置为Vn或Vp；

当数字控制环路控制，使反馈信号f_b频率锁定到接近参考信号f_ref频率的范围后，模拟控制信号Va会被调节到大于Vn且小于Vp的范围内，此时输出数字控制环路的控制信号EN会变为无效电平，数字控制环路断开，数字控制环路中数字滤波器输出的数字控制信号Yn将保持不变，同时数模混合控制振荡器的模拟控制信号端通过被开启的传输门连接到Va。

其中Vn、Vp电压的设计与选择主要考虑到电荷泵和振荡器的非理想效应，在保证频率连续调节的基础上，通过合理设计Vn和Vp电压，可以有效地降低模拟部分电路的非理想效应对锁相环的影响，提高锁相环的工作性能。

环路切换控制电路07的示意图如图2所示，其主要包括：第一与第二比较器(cmp1与cmp2)、传输门(TR1)、反相器(inv1)、与门(and1)、PMOS管以及NMOS管；其中：

第一比较器cmp1的同相输入端接偏置输入电压信号Vp，反相输入端接模拟控制环路输出的模拟控制信号Va，输出端输出Vp与Va的比较结果；

第二比较器cmp2的同相输入端接偏置输入电压信号Vn，反相输入端接模拟控制环路输出的模拟控制信号Va，输出端输出Vn与Va的比较结果；

传输门TR1的输入端接模拟控制环路输出的模拟控制信号Va，输出接数模混合控制振荡器以控制信号V，正相控制端接第一比较器cmp1的输出，反相控制端接第二比较cmp2的输出；

所述反相器inv1的输入端接第二比较器cmp2的输出，输出端接所述与门and1的一个输入；

与门and1的另一个输入接第一比较器cmp1的输出，与门and1输出为数字控制环路的控制信号EN，控制数字控制环路中的数字环路开关；

PMOS管源极接偏置输入电压信号Vp，栅极接第一比较器cmp1的输出，漏极与所述NMOS管的漏极接接数模混合控制振荡器的模拟控制电压V；所述NMOS管的栅极接第二比较器cmp2的输出，源极接偏置输入电压信号Vn。

本发明实施例中，采用的数模混合控制振荡器08，振荡频率受数字控制信号和模拟控制信号混合控制。数模混合控制振荡器08是一个环形振荡器，由四级全差分延迟单元组成。振荡器的延迟单元电路采用双端输入双端输出的差分反相器结构，反相器的负载受数字信号和模拟电压信号混合控制，从而调节各反相器的延迟时间，实现振荡器振荡频率的数模混合控制。

如图3所示，所述数模混合控制振荡器08主要包括一个解码器和四个全差分的延迟单元，其中解码器的输入接所述数字滤波器输出的数字信号Yn，解码后输出的数字控制信号D0、D1、D2、……、D4n+3输入至相应的延迟单元；第一延迟单元DC_1、第二延迟单元DC_2、第三延迟单元DC_3完全相同，均为双端输入双端输出，延迟时间只受数字控制信号控制；第四延迟单元DC_4的延迟时间受数字控制信号和模拟控制信号混合控制；

所述第一延迟单元DC_1的正相输入Vi+接第四延迟单元DC_4的正相输出Vo+，反相输入Vi-接第四延迟单元DC_4的反相输出Vo-；正相输出Vo+接第二延迟单元DC_2的反相输入Vi-，反相输出Vo-接第二延迟单元DC_2的正相输出Vi+；数字控制信号端口C0、C1、……、Cn分别接数字控制信号D0、D4、……、D4n；

第二延迟单元DC_2的正相输出Vo+接第三延迟单元DC_3的反相输入Vi-，反相输出Vo-接第三延迟单元DC_3的正相输出Vi+；数字控制信号端口C0、C1、……、Cn分别接数字控制信号D1、D5、……、D4n+1；

第三延迟单元DC_3的正相输出Vo+接第四延迟单元DC_4的反相输入Vi-，反相输出Vo-接第四延迟单元DC_4的正相输出Vi+；数字控制信号端口C0、C1、……、Cn分别接数字控制信号D2、D6、……、D4n+2；

第四延迟单元DC_4的数字控制信号端口C0、C1、……、Cn分别接数字控制信号D3、D7、……、D4n+3，模拟信号控制端口Vc接环路切换控制电路输出的模拟控制信号。

上述数模混合控制振荡器08的工作波形如图4所示。

本发明实施例中，数模混合控制振荡器08中延迟单元是一个全差分反相器，如图5所示，所述第一延迟单元、第二延迟单元、第三延迟单元以及第四延迟单元均包括：第一与第二PMOS管(PM1与PM2)、第一与第二NMOS管(NM1与NM2)，以及数字信号控制单元11；其中：

第一、第二PMOS管PM1与PM2，以及第一、第二NMOS管NM1与NM2组成差分反相器；第一PMOS管PM1和第二PMOS管PM2的源极接电源电压VDD，第一PMOS管PM1的栅极接正相输入端Vi+，第二PMOS管PM2的栅极接反相输入端Vi-，第一PMOS管PM1的漏极、第一NMOS管NM1的漏极与第二NMOS管NM2的栅极一起连接到反相输出端Vo-，第二PMOS管PM2的漏极、第二NMOS管NM2的漏极与第一NMOS管NM1的栅极一起接到正相输出Vo+，第一NMOS管NM1和第二NMOS管NM2的源极接地GND；

数字信号控制单元由2n个NMOS管和2n个电容组成，一个NMOS管与一个电容相连组成一个子电路，则共有2n个子电路，子电路之间并联连接后，分为两组分别连接在差分反相器的两侧；

子电路中的NMOS管用作开关，分别由数字控制信号端口C0、C1、……、Cn控制，当数字控制信号为高电平时，即该路电容接入差分反相器负载，反之，若数字控制信号为低电平，则该路电容断开；

所述第四延迟单元还包括：模拟信号控制单元12，其包含两个NMOS管和两个电容，一个NMOS管与一个电容相连后组成RC网络，两个RC网络分别并联在两组并联后的子电路两侧；RC网络中的NMOS用作受控电阻，通过调节NMOS管的栅极电压来调节该RC网络的R值，实现模拟控制信号控制差分反相器延迟时间。

电路设计时，模拟控制信号单元中的电容比数字信号控制单元中的电容稍大一点，保证振荡器频率连续可调。数模混合控制振荡器受模拟控制环路控制的电压-频率曲线如图6所示，合理设计Vn、Vp电压值可以降低电荷泵的非理想效应和振荡器电路的非线性对锁相环性能的影响。

本发明实施例的上述方案，主要具有如下优点：

1)各模块电路结构简单，设计可重用程度高，采用CMOS工艺实现，可广泛应用于高性能集成时钟系统。

2)采用数字和模拟双环控制方式，锁相环锁定过程中，两条环路协同工作，数字环路实现频率粗调，模拟环路实现频率精调和相位锁定，最终锁相环输出稳定的时钟信号。

3)数字环路只完成频率粗调，因此不需要通常的高精度时间数字转换(TDC)电路，鉴频器采用计数器即可实现，电路设计简单，占用面积小，功耗低。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。