一种高速低失调动态比较器的制作方法

本发明涉及一种动态比较器，尤其涉及一种适用于高速接收器的高速低失调动态比较器。

背景技术：

随着信息技术的进一步发展，数据传输量大幅增加，传输速度不断提高，高速接收器的设计显得日益重要。比较器作为高速接收器组成的关键模块，其速度、精度以及功耗等性能指标对整个接收器都有着很大影响。一般的高速比较器都是采用动态锁存比较器结构以满足速度的要求，但是通常这类动态比较器都存在很大的失调电压，严重制约了动态比较器的精度，限制了动态比较器在高速接收器中的应用。

适用于高速接收器的失调校准成为亟待解决的问题，因而，提出一种高速低失调动态比较器，减小比较器失调电压的影响。

技术实现要素：

为了解决现有技术存在的不足，本发明的目的在于提供一种高速低失调动态比较器，能够减小比较器失调电压的影响，适用于高速接收器的失调校准。

为实现上述目的，本发明提供的高速低失调动态比较器，包括：动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，

所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；

所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；

所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端；

所述时钟控制电路的所述时钟输入端接收外部输入的时钟信号；

所述时钟控制电路的所述第一时钟输出端提供时钟控制信号给所述动态差分比较电路的所述时钟输入端；

所述时钟控制电路的所述第二时钟输出端提供时钟控制信号给所述比较器校准电路的所述时钟输入端；

所述动态差分比较电路的所述同相输入端分别通过所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；

所述动态差分比较电路的所述反相输入端分别通过所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；

所述动态差分比较电路的所述同相补偿控制输入端、所述反相补偿控制输入端分别接收所述比较器校准电路的所述同相补偿输出端及所述反相补偿输出端提供的同相补偿控制信号及反相补偿控制信号；

所述动态差分比较电路的所述同相输出端、所述反相输出端分别输出同相输出信号及反相输出信号；

所述比较器校准电路的所述复位使能输入端接收外部输入的复位使能信号；

所述比较器校准电路的所述同相输入端、所述反相输入端分别接收所述动态差分比较电路的所述同相输出端及所述反相输出端输出的同相输出信号及反相输出信号；

所述第五开关的两端分别连接所述动态差分比较电路的所述同相输入端及所述反相输入端。

进一步地，所述动态差分比较电路包括：依次串联连接的第一反相器、第二反相器及第三反相器，其中，

所述第一反相器的输入端作为所述动态差分比较电路的所述时钟输入端，并且输出端输出信号给所述第二反相器，所述第二反相器输出信号给所述第三反相器。

进一步地，所述动态差分比较电路还包括：第一晶体管、第二晶体管、第三晶体管、第九晶体管、第十五晶体管及第十六晶体管，及与所述第三晶体管相并联的第一多组晶体管组，及与所述第九晶体管相并联的第二多组晶体管组，其中，

所述第一晶体管、所述第三晶体管、所述第一多组晶体管组的源极，及所述第十五晶体管的漏极相连接；

所述第二晶体管、所述第九晶体管、所述第二多组晶体管组的源极，及所述第十六晶体管的漏极相连接；

所述第十五晶体管、所述第十六晶体管的栅极相连接，并受控于所述第三反相器的输出信号；

所述第十五晶体管及所述第十六晶体管的源极接地；

所述第一晶体管、所述第三晶体管、所述第一多组晶体管组的漏极连接于第一点；

所述第二晶体管、所述第九晶体管、所述第二多组晶体管组的漏极连接于第二点；

所述第三晶体管、所述第一多组晶体管组中每组晶体管组的栅极分别接收所述比较器校准电路输出的同相补偿控制信号；

所述第九晶体管、所述第二多组晶体管组中每组晶体管组的栅极分别接收所述比较器校准电路输出的反相补偿控制信号；

所述第一晶体管、所述第二晶体管的栅极分别作为所述动态差分比较电路的所述同相输入端及所述反相输入端。

进一步地，所述第一多组晶体管组及所述第二多组晶体管组中晶体管组的组数相同。

进一步地，所述第一多组晶体管组中每组晶体管组的数量均为2^N，并且递增，其中，N为正整数；

所述第二多组晶体管组中每组晶体管组的数量均为2^N，并且递增，其中，N为正整数。

进一步地，所述动态差分比较电路还包括：第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管及第二十三晶体管，其中，

所述第十八晶体管、所述第二十晶体管及所述第二十一晶体管的漏极，及所述第十九晶体管及所述第二十二晶体管的栅极，相连接于所述第一点；

所述第十八晶体管及所述第二十一晶体管的栅极，及所述第十九晶体管、所述第二十二晶体管及所述第二十三晶体管的漏极，相连接于所述第二点；

所述第十七晶体管的漏极及所述第十八晶体管、所述第十九晶体管的源极相连接；

所述第十七晶体管、所述第二十晶体管及所述第二十三晶体管的栅极接收所述第二反相器的输出信号；

所述第十七晶体管的源极接地；

所述第二十晶体管、所述第二十一晶体管、所述第二十二晶体管及所述第二十三晶体管的源极分别连接电源。

进一步地，所述动态差分比较电路还包括：第二十四晶体管、第二十五晶体管、串联连接的第四反相器及第五反相器、及串联连接的第六反相器及第七反相器，其中，

所述第四反相器、所述第五反相器的连接点与所述第二十五晶体管的漏极相连接；

所述第六反相器、所述第七反相器的连接点与所述第二十四晶体管的漏极相连接；

所述第四反相器、所述第六反相器的输入端分别连接于所述第二点及所述第一点；

所述第五反相器、所述第七反相器的输出端分别作为所述动态差分比较电路的所述同相输出端及所述反相输出端；

所述第二十四晶体管、所述第二十五晶体管的栅极分别接收所述第一反相器的输出信号；

所述第二十四晶体管、所述第二十五晶体管的源极分别接地。

本发明的高速低失调动态比较器适用于高速接收器，通过增加基于数字代码实现的比较器校准电路，控制动态差分比较电路的输入端，补偿动态差分比较器的失调误差，大幅度地减小了动态差分比较器失调电压的影响。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的高速低失调动态比较器的原理图；

图2为根据本发明的动态差分比较电路的时钟电路的原理图；

图3为根据本发明的动态差分比较电路的输入电路的原理图；

图4为根据本发明的动态差分比较电路的锁存电路的原理图；

图5为根据本发明的动态差分比较电路的输出电路的原理图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明的高速低失调动态比较器的原理图，下面参考图1，对本发明的高速低失调动态比较器进行详细描述。

本发明的高速低失调动态比较器能够减小比较器失调电压的影响，十分适用于高速接收器的失调校准。

本发明的高速低失调动态比较器，包括动态差分比较电路101、比较器校准电路102、时钟控制电路103、第一开关S1、第二开关S2、第三开关S3、第四开关S4及第五开关S5，其中，

时钟控制电路103具有时钟输入端31、第一时钟输出端32及第二时钟输出端33；

动态差分比较电路101具有时钟输入端11、同相输入端12、反相输入端13、同相补偿控制输入端14、反相补偿控制输入端15、同相输出端16及反相输出端17；

比较器校准电路102具有时钟输入端21、复位使能输入端22、同相补偿输出端23、反相补偿输出端24、同相输入端25及反相输入端26。

进一步地，

时钟控制电路103的时钟输入端31接收外部输入的时钟信号CLK；

时钟控制电路103的第一时钟输出端32提供时钟控制信号CLK_COMP给动态差分比较电路101的时钟输入端11；

时钟控制电路103的第二时钟输出端33提供时钟控制信号CLK_CAL给比较器校准电路102的时钟输入端21。

动态差分比较电路101的同相输入端12分别通过第一开关S1、第三开关S3接收外部输入的同相输入信号VIP及共模信号VCM；

动态差分比较电路101的反相输入端13分别通过第二开关S2、第四开关S4接收外部输入的反相输入信号VIN及共模信号VCM；

动态差分比较电路101的同相补偿控制输入端14、反相补偿控制输入端15分别接收比较器校准电路102的同相补偿输出端23及反相补偿输出端24提供的同相补偿控制信号CALP<5:0>及反相补偿控制信号CALN<5:0>；

动态差分比较电路101的同相输出端16、反相输出端17分别输出同相输出信号VOP及反相输出信号VON。

比较器校准电路102的复位使能输入端22接收外部输入的复位使能信号RST；

比较器校准电路102的同相输入端25、反相输入端26分别接收动态差分比较电路101的同相输出端16及反相输出端17输出的同相输出信号VOP及反相输出信号VON。

第五开关S5的两端分别连接动态差分比较电路101的同相输入端12及反相输入端13。

本发明的高速低失调动态比较器通过比较器校准电路102补偿动态差分比较电路101输入对管的失调，在保证高速度的同时，可以有效降低比较器失调电压的影响，提高高速接收比较器的精度。

图2为根据本发明的动态差分比较电路的时钟电路的原理图，如图2所示，本发明的动态差分比较电路的时钟电路包括依次串联连接的第一反相器INV1、第二反相器INV2及第三反相器INV3，其中，

第一反相器INV1的输入端作为动态差分比较电路101的时钟输入端11接收时钟控制信号CLK_COMP，并且输出端输出信号CLKB1给第二反相器INV2，第二反相器INV2输出信号CLKD给第三反相器INV3，第三反相器INV3的输出端输出信号CLKB。

图3为根据本发明的动态差分比较电路的输入电路的原理图，如图3所示，本发明的动态差分比较电路的输入电路包括：第一晶体管M1、第二晶体管M2、第三晶体管M30、第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>、第八晶体管组M35<31:0>、第九晶体管M40、第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>、第十四晶体管组M45<31:0>、第十五晶体管M5及第十六晶体管M6，其中，

第一晶体管M1、第三晶体管M30、第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>及第八晶体管组M35<31:0>的源极，及第十五晶体管M5的漏极相连接；

第二晶体管M2、第九晶体管M40、第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>、第十四晶体管组M45<31:0>的源极，及第十六晶体管M6的漏极相连接；

第十五晶体管M5、第十六晶体管M6的栅极相连接，并受控于第三反相器INV3的输出信号CLKB；

第十五晶体管M5及第十六晶体管M6的源极接地；

第一晶体管M1、第三晶体管M30、第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>及第八晶体管组M35<31:0>的漏极连接于点W1；

第二晶体管M2、第九晶体管M40、第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>及第十四晶体管组M45<31:0>的漏极连接于点W2；

第三晶体管M30、第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>及第八晶体管组M35<31:0>的栅极分别接收比较器校准电路102输出的同相补偿控制信号CALP<5:0>；

第九晶体管M40、第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>及第十四晶体管组M45<31:0>的栅极分别接收比较器校准电路102输出的反相补偿控制信号CALN<5:0>；

第一晶体管M1、第二晶体管M2的栅极分别作为动态差分比较电路101的同相输入端12及反相输入端13，接收外部输入的同相输入信号VIP及反相输入信号VIN；

与第三晶体管M30相并联的晶体管组的组数同与第九晶体管M40相并联的晶体管组的组数相一致。

当然，与第三晶体管M30相并联的晶体管组的组数，不仅仅限定为5组（由第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>及第八晶体管组M35<31:0>构成），也可以根据需要进行调整；并且与第九晶体管M40相并联的晶体管组的组数，也不仅仅限定为5组（由第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>及第十四晶体管组M45<31:0>构成），也可以根据需要进行调整。

其中，

第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>及第八晶体管组M35<31:0>中晶体管的数量均为2^N，并且递增，优选地，第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>及第八晶体管组M35<31:0>中晶体管的数量依次为2、4、8、16、32。

第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>及第十四晶体管组M45<31:0>中晶体管的数量均为2^N，并且递增，优选地，第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>及第十四晶体管组M45<31:0>中晶体管的数量依次为2、4、8、16、32。

当然，上述晶体管组中晶体管的数量，不仅限于2^N，可以根据实际需要进行调整。

图4为根据本发明的动态差分比较电路的锁存电路的原理图，如图4所示，本发明的动态差分比较电路的锁存电路包括：第十七晶体管M7、第十八晶体管M8、第十九晶体管M9、第二十晶体管M10、第二十一晶体管M11、第二十二晶体管M12及第二十三晶体管M13，其中，

第十八晶体管M8、第二十晶体管M10及第二十一晶体管M11的漏极，及第十九晶体管M9及第二十二晶体管M12的栅极，相连接于点W1；

第十八晶体管M8及第二十一晶体管M11的栅极，及第十九晶体管M9、第二十二晶体管M12及第二十三晶体管M13的漏极，相连接于点W2；

第十七晶体管M7的漏极及第十八晶体管M8、第十九晶体管M9的源极相连接；

第十七晶体管M7、第二十晶体管M10及第二十三晶体管M13的栅极接收第二反相器INV2的输出信号CLKD；

第十七晶体管M7的源极接地；

第二十晶体管M10、第二十一晶体管M11、第二十二晶体管M12及第二十三晶体管M13的源极分别连接电源VDD。

图5为根据本发明的动态差分比较电路的输出电路的原理图，如图5所示，本发明的动态差分比较电路的输出电路包括：第二十四晶体管M14、第二十五晶体管M15、串联连接的第四反相器INV4及第五反相器INV5、及串联连接的第六反相器INV6及第七反相器INV7，其中，

第四反相器INV4、第五反相器INV5的连接点与第二十五晶体管M15的漏极相连接；

第六反相器INV6、第七反相器INV7的连接点与第二十四晶体管M14的漏极相连接；

第四反相器INV4、第六反相器INV6的输入端分别连接于点W2及点W1；

第五反相器INV5、第七反相器INV7的输出端分别作为动态差分比较电路101的同相输出端16及反相输出端17；

第二十四晶体管M14、第二十五晶体管M15的栅极分别接收第一反相器INV1的输出信号CLKB1；

第二十四晶体管M14、第二十五晶体管M15的源极分别接地。

下面结合图1至图5，详细介绍本发明的高速低失调动态比较器的工作原理。

比较器校准电路102的复位使能信号RST将其输出的补偿控制信号CALP<5:0>及CALN<5:0>全部复位为低电平。当动态差分比较电路101接收的时钟控制信号CLK_COMP=1时，第三开关S3、第四开关S4及第五开关S5闭合，动态差分比较电路101的输入端（12、13）连接到共模电平VCM，由于存在失调的影响，动态差分比较电路101输出端（16、17）的输出信号VOP和VON，一端输出高电平，另一端输出低电平。

当比较器校准电路102接收的时钟控制信号CLK_CAL=1时，比较器校准电路102检测到动态差分比较电路101输出端（16、17）输出信号VOP和VON的电平，控制其输出的补偿控制信号CALP<5:0>或CALN<5:0>逐次递增，从而控制与动态差分比较电路101同相输入端12连接的第一晶体管M1及并联的第三晶体管M30、第四晶体管组M31<1:0>、第五晶体管组M32<3:0>、第六晶体管组M33<7:0>、第七晶体管组M34<15:0>、第八晶体管组M35<31:0>的栅极，或与动态差分比较电路102反相输入端13连接的第二晶体管M2及并联的第九晶体管M40、第十晶体管组M41<1:0>、第十一晶体管组M42<3:0>、第十二晶体管组M43<7:0>、第十三晶体管组M44<15:0>、第十四晶体管组M45<31:0>的栅极，对动态差分比较电路101的失调电压逐次进行补偿。直到动态差分比较电路101输出端（16、17）的输出信号VOP和VON的值发生翻转，完成失调校准过程。

本发明的高速低失调动态比较器适用于高速接收器，通过增加基于数字代码实现的比较器校准电路，控制动态差分比较电路的输入端，补偿动态差分比较器的失调误差，大幅度地减小了动态差分比较器失调电压的影响。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。