多层屏蔽膜和屏蔽的电子系统的制作方法

本公开一般地涉及用于电磁干扰(EMI)屏蔽的装置以及涉及相关方法和系统。

背景技术：

电磁干扰(EMI)可以不利地影响电子部件的运行。对电子系统进行屏蔽可以减少EMI对该系统的敏感部件的影响。屏蔽还可以防止电子系统的过度EMI发射，其可能影响其他系统的敏感部件。

技术实现要素：

一些实施方式涉及包括多个层的屏蔽膜，所述多个层包括结构化粘合层、导电屏蔽层、电绝缘导热层和导电粘合层中的一个或多个。所述导电屏蔽层被设置在所述结构化粘合层上并且侧向延伸超出所述结构化粘合层。所述电绝缘导热层被设置在所述导电屏蔽层与所述结构化粘合层之间，并且与所述结构化粘合层同延。所述导电粘合层被设置在所述导电屏蔽层与所述导热层之间，并且与所述导电屏蔽层同延。在所述多层屏蔽膜被放置在安装在电路板上的电子器件上并且在施加热、真空和压力中的一种或多种的情况下时，所述屏蔽膜适形于(conform to)所述电子器件，并且所述粘合层粘附到所述电路板，在所述屏蔽膜与所述电路板之间提供密封。

根据一些实施方式，屏蔽的电子系统包括电路板、安装在所述电路板上的多个离散的、间隔开的电子器件和设置在所述电子器件上并且覆盖所述电子器件的多层屏蔽膜。所述多层屏蔽膜包括结构化粘合层、导电屏蔽层、电绝缘导热层和导电粘合层中的一个或多个，所述导电屏蔽层侧向延伸超出所述结构化粘合层，所述电绝缘导热层被设置在所述导电屏蔽层与所述结构化粘合层之间并且与所述结构化粘合层同延，所述导电粘合层被设置在所述导电屏蔽层与所述导热层之间并且与所述导电屏蔽层同延。所述多层屏蔽膜基本上适形于各个电子器件。所述导电粘合层粘附到所述电路板并且在所述多层屏蔽膜与所述电路板之间提供密封。所述多层屏蔽膜在至少两个相邻的电子器件之间物理接触所述电路板。

一些实施方式涉及多层屏蔽膜，其包括结构化粘合层、导电屏蔽层、电绝缘导热层和导电粘合层中的一个或多个，所述导电屏蔽层侧向延伸超出所述结构化粘合层，所述电绝缘导热层被设置在所述导电屏蔽层与所述结构化粘合层之间并且与所述结构化粘合层同延，所述导电粘合层被设置在所述导电屏蔽层与所述导热层之间并且与所述导电屏蔽层同延。在施加热、真空和压力中的一种或多种时，所述多层屏蔽膜基本上适形于并且粘附到安装在基底上的三维物体的暴露最外层表面的至少90％。所述物体具有最大宽度d和最小高度h，h/d为至少3。保形的导电粘合层粘附到所述基底以保持所述屏蔽膜对所述物体的保形性。

附图说明

图1A是根据一些实施方式，在多层屏蔽膜适形于一个或多个物体之前的横截面视图；

图1B是图1A的多层屏蔽膜的底视图；

图2是说明包括图1A和1B的多层屏蔽膜的屏蔽的电子系统在多层屏蔽膜适形于该电子系统的电子部件之后的横截面示意图；

图3是说明常规法拉第型EMI屏蔽的横截面示意图；和

图4A和4B说明了根据一些实施方式，使多层屏蔽膜适形于包括其上安装有电子器件的电路板的子组件的方法。

图不一定是等比例的。图中使用的相似数字指代相似部件。然而，应理解，使用数字指代给定图中的部件并非旨在限制另一幅图中用相同数字标记的部件。

具体实施方式

本文描述的实施方式涉及多层屏蔽膜，其被设计成被保形地设置在基底上的物体(如安装在电路板上的电子器件)的表面上，其中所述器件发射电磁干扰(EMI)和/或对电磁干扰敏感。在被保形地设置在电子器件上并且被密封到电路板时，所述屏蔽膜用作法拉第型屏蔽，其减少到达电子器件的EMI和/或减少超越多层屏蔽膜的电子器件EMI发射。

图1A是根据一些实施方式的多层屏蔽膜100在其被设置在部件上之前的横截面视图，而图1B是其底视图。屏蔽膜100包括结构化粘合层110。导电屏蔽层140侧向延伸超出结构化粘合层110。电绝缘导热层120被设置在结构化粘合层110上、在导电屏蔽层140与结构化粘合层110之间。在一些实施方式中，电绝缘导热层120可以与结构化粘合层110同延。导电粘合层130与导电屏蔽层140同延，并且被设置在导电屏蔽层140与电绝缘导热层120之间。

在一些实施方式中，导电屏蔽层140包含非织造层，所述非织造层包含多个导电纤维。例如，导电纤维可以是涂布金属层的聚酯纤维。金属层可以例如通过真空沉积法如喷溅沉积在纤维上。或者，导电屏蔽层可以是导电性织造材料。在各种实施方式中，导电屏蔽层140可以具有小于约30微米的厚度。同延的导电屏蔽层140与导电粘合层130一起的厚度例如可以小于约50微米，小于约40微米，或甚至小于约30微米。

电绝缘导热层120可以具有小于约100微米，例如约80微米或约50微米的厚度，并且具有相对低的热阻和相对高的击穿电压。在一些实施方式中，如按照ASTM5470所测量的，导热层120的热阻大于约3℃·cm²/W且小于约5℃·cm²/W。在一些实施方式中，导热层的击穿电压可以大于约4kV。导热层120可以由“不含卤素的”材料制成，这意味着导热层120内不含卤素或者仅含有非有意的和/或痕量的卤素。多层屏蔽膜100例如可以具有小于约-20dB或甚至小于约-40dB的S21隔离。

结构化粘合层110可以与导热层120同延并且接近导热层120的第一表面121。结构化粘合层110可以包括覆盖导热层120的第一表面121的部分但非全部面积的粘合材料的图案。例如，如图1A和1B所说明的，结构化粘合层110可以包括由间隙112分隔的多个基本上平行的、间隔开的粘合材料的肋111，间隙112不包括粘合材料或者包括比肋更少的每单位面积的粘合材料。结构化粘合层110的粘合材料的图案允许屏蔽膜是可如下文更详细讨论的再定位。在一些实施方式中，结构化粘合层110的厚度可以在约30至50微米范围内。

导电粘合层130被设置在导电屏蔽层140与导热层120之间。在一些实施方式中，导电粘合层120的导电性至少部分地由导电粘合层130中的导电颗粒提供，如金属颗粒、金属涂布颗粒和/或其他导电颗粒。

如图1A和1B中显示的，导电粘合层130与导电屏蔽层140同延。电绝缘导热层120与结构化粘合层110同延。同延的导电粘合层130和导电屏蔽层140在屏蔽膜100的周边区域101中侧向延伸超出同延的电绝缘导热层120和结构化粘合层110至少约2mm的距离x。在一些实施方式中，x例如可以是约3mm。

图2是说明包括上文描述的多层屏蔽膜100的屏蔽的电子系统200的横截面示意图。屏蔽的电子系统200包括具有多个三维物体(如安装在电路板210上的电子器件221、222、223)的基底(如电路板210)。在多层屏蔽膜100适形于安装在电路板210上的电子器件221、222、223之后，多层屏蔽膜100在图2中示出。屏蔽膜100基本上适形于电子器件221、222、223。导电粘合层130围绕屏蔽膜100的周边区域101粘附到电路板210，形成类似于法拉第型屏蔽的屏蔽结构。导电粘合层130在屏蔽膜100与电路板210之间沿着屏蔽膜100的周边区域101形成密封，其可以是气密性密封。

在热、真空和压力中的一种或多种被施加到电子系统200时，屏蔽膜100基本上适形于电子器件221、222、223和适形于电路板210。多层屏蔽膜100适形于安装在电路板210上的一个或多个电子器件221、222、223并且适形于电路板210，使得导电粘合层130粘附到电路板210，从而在多层屏蔽膜100与电路板210之间提供密封。在一些实施方式中，密封是气密性密封。在一些实施方式中，在多层屏蔽膜与电路板之间限定的至少70％、至少80％、至少90％或甚至至少95％的空间被一个或多个电子器件占据。

结构化粘合层110被设置在器件221、222、223中的一个或多个的最外层表面上，并且使屏蔽膜100粘附到器件221、222、223中的至少一些的至少部分最外层表面。在一些实施方式中，电路板210上的三维物体(例如电子器件221、222、223)中的一个或多个具有最大宽度d1和最小高度h1，其中d1和h1可能相同或在器件与器件之间变化。在一些实施方式中，比率h1/d1为至少2，或至少3，或至少4。多层屏蔽膜100可以适形于和/或粘附到器件221、222、223中一个或多个的暴露的最外层表面的至少70％，至少80％，至少90％或甚至至少95％。保形的导电粘合层130粘附到基底210以保持屏蔽膜100对一个或多个器件221、222、223的保形性。

安装在电路板210上的相邻器件在它们之间具有空间。虚线框231表示相邻器件221与222之间的空间，且虚线框232表示相邻器件222与223之间的空间。屏蔽膜100可以在相邻的器件221、222、223中至少一些之间的空间231、232中接触电路板210。如关于空间231所示的，器件之间的各个空间231、232具有最大宽度d2和最小高度h2，其中d2和h2可以基本上相同或者可以在空间与空间之间变化。在一些实施方式中，屏蔽的电子系统的空间的一个或多个具有至少2，或至少3，或至少4的比率h2/d2。在一些实施方式中，在多层膜100适形于器件221、222、223时，相邻器件之间限定的一个或多个空间的至少70％，至少80％，至少90％，或甚至至少95％被多层膜100占据。

在与图3中显示的常规的非成形的法拉第型屏蔽300相比时，本文描述的可成形多层屏蔽100在电路板210的顶部表面201和屏蔽膜100的顶部表面102之间提供了更薄的剖面h。随着设备如移动电话和/或其他手持设备变得越来越小和越来越薄，本文描述的可成形多层屏蔽物的更薄剖面可用于降低这些设备中使用的电子系统的总体大小和/或厚度。

图3显示的常规法拉第型屏蔽300在电子器件321、322、323的表面与屏蔽物表面的底部之间形成间隙和/或在电子器件321、322、323之间形成间隙。间隙捕获接近电子器件321、322、323的空气，减少了热从电子器件321、322、323的传导。相比之下，可保形的多层屏蔽膜100适形于器件221、222、223的最外层表面和适形于电路板，减少了空气间隙以及电子器件221、222、223与屏蔽膜100之间和/或相邻电子器件之间的捕获热。而且，电绝缘导热层130使电子器件221、222、223产生的热传导到导电屏蔽层140(其也是热传导性的)。因此，来自电子器件221、222、223的热更容易经由电绝缘导热层130和导电屏蔽层140耗散。在一些实施方式中，导电屏蔽层140将热携带到在屏蔽膜的周边区域101下方延伸的电路板210上的金属层。电路板210上的金属层可以用作使电子器件221、222、223产生并且通过导电屏蔽层140和导电粘合层130携带到金属层的热耗散的另外的热耗散表面。

多层屏蔽膜可以使用热、压力和真空中的至少一种适形于在基底上安装的三维物体(如安装到电路板的电子器件)的外表面。图4A和4B说明了使多层屏蔽膜410适形于包括在其上安装有电子器件的电路板的子组件420的方法。图4A说明了在多层膜410适形于子组件420的电路板和电子部件之前的多层膜410和子组件420。多层膜410被连接到聚对苯二甲酸乙二醇酯(PET)载体膜430，并在图4A中显示被设置在子组件420上面。

多层膜410被定位在电路板和电子器件上。在结构化粘合层的肋与安装在电路板上的电子部件形成接触时，在施加热、真空和/或压力之前，多层膜410是可再定位在电子器件和电路板上的。多层膜410的结构化粘合层使多层膜410轻微地粘附到电子器件，但是允许在更完全的粘附发生之前按照需要再定位多层膜410。

通过热、真空和压力中的一种或多，使多层屏蔽膜410适形于电路板420。例如，在一些实施方式中，通过施加真空和在约2kg/cm²压力下加热多层屏蔽膜410和子组件420至约90℃温度约60秒，使多层屏蔽膜410适形于子组件420，虽然可以使用其他设置。多层屏蔽膜410适形于电路板上的电子部件的外表面以及电路板自身。在导电粘合剂接触电路板表面的多层膜边缘粘附到电路板以在多层屏蔽膜410与电路板之间形成密封，例如气密性密封。在施加热、压力和/或真空后，多层屏蔽膜的结构化粘合剂牢固地粘附到电子部件的外表面。图4B显示了施加热、真空和压力之后的包括适形于并且粘附到包括电路板和部件的子组件420的多层屏蔽膜410的电子系统。

本文描述的项目包括：

项目1.一种多层屏蔽膜，其包括：

结构化粘合层；

导电屏蔽层，其侧向延伸超出所述结构化粘合层；

电绝缘导热层，其被设置在所述结构化粘合层上且在所述导电屏蔽层与所述结构化粘合层之间，并且与所述结构化粘合层同延；和

导电粘合层，其被设置在所述导电屏蔽层与所述导热层之间，并且与所述导电屏蔽层同延，使得在所述多层屏蔽膜被放置在安装在电路板上的电子器件上并且在施加热、真空和压力中的一种或多种的情况下时，所述多层屏蔽膜适形于所述电子器件，并且所述导电粘合层粘附到所述电路板，在所述多层屏蔽膜与所述电路板之间提供密封。

项目2.项目1所述的多层屏蔽膜，其中所述导电屏蔽层包含导电非织造材料，所述导电非织造材料包含多个导电纤维。

项目3.项目1至2中任一项所述的多层屏蔽膜，其中所述导电屏蔽层的厚度小于约30微米。

项目4.项目1至3中任一项所述的多层屏蔽膜，其中所述导热层不含卤素。

项目5.项目1至4中任一项所述的多层屏蔽膜，其中所述导热层的厚度小于约100微米。

项目6.项目1至5中任一项所述的多层屏蔽膜，其中所述导热层的热阻大于约3℃·cm²/W且小于约5℃·cm²/W。

项目7.项目1至6中任一项所述的多层屏蔽膜，其中所述导热层的击穿电压大于约4kV。

项目8.项目1至7中任一项所述的多层屏蔽膜，其中所述导电粘合层包含导电性颗粒。

项目9.项目1至8中任一项所述的多层屏蔽膜，使得在所述多层屏蔽膜被放置在安装在电路板上的电子器件上并且在施加热、真空和压力中的一种或多种的情况下时，所述屏蔽膜适形于所述电子器件，并且所述粘合层粘附到所述电路板，在所述屏蔽膜与所述电路板之间提供密封，所述多层屏蔽膜与所述电路板之间限定的至少90％的空间被所述电子器件占据。

项目10.项目1至8中任一项所述的多层屏蔽膜，使得在所述多层屏蔽膜被放置在安装在电路板上的两个电子器件上时，所述两个电子器件在其间限定具有最大宽度d和最小高度h的空间，h/d为至少3，并且在施加热、真空和压力的情况下时，所述屏蔽膜适形于所述两个电子器件，并且所述粘合层粘附到所述电路板，在所述屏蔽膜与所述电路板之间提供密封，所述两个电子器件之间限定的至少90％的空间被所述多层屏蔽膜占据。

项目11.项目10所述的多层屏蔽膜，其中所述多层屏蔽膜在所述两个电子器件之间限定的空间中物理接触所述电路板。

项目12.项目1至11中任一项所述的多层屏蔽膜，其中在所述多层屏蔽膜在约90℃温度和约2kg/cm²压力下在真空下被放置在安装在电路板上的电子器件上约60秒时，所述屏蔽膜适形于所述电子器件，并且所述粘合层粘附到所述电路板，在所述屏蔽膜与所述电路板之间提供密封。

项目13.项目1至12中任一项所述的多层屏蔽膜，其中所述多层屏蔽膜具有小于约-20dB的S21隔离。

项目14.项目1至13中任一项所述的多层屏蔽膜，其中所述多层屏蔽膜具有小于约-40dB的S21隔离。

项目15.项目1至14中任一项所述的多层屏蔽膜，其中所述结构化粘合层包含多个间隔开的、基本上平行的粘合肋。

项目16.项目1至15中任一项所述的多层屏蔽膜，其中所述结构化粘合层的厚度在约30至50微米范围内。

项目17.项目1至16中任一项所述的多层屏蔽膜，其中所述同延的导电屏蔽层和导电粘合层侧向延伸超出所述同延的结构化粘合层和电绝缘导热层至少约2mm。

项目18.项目1至17中任一项所述的多层屏蔽膜，其中所述同延的导电屏蔽层和导电粘合层(3)侧向延伸超出所述同延的结构化粘合层(1)和电绝缘导热层(2)约3mm。

项目19.项目1至18中任一项所述的多层屏蔽膜，其中所述密封是气密性密封。

项目20.一种屏蔽的电子系统，其包括：

电路板；

安装在所述电路板上的多个离散的、间隔开的电子器件；和

设置在所述电子器件上并且覆盖所述电子器件的多层屏蔽膜，且所述多层屏蔽膜包括：

结构化粘合层；

导电屏蔽层，其被设置在所述结构化粘合层上并且侧向延伸超出所述结构化粘合层；

电绝缘导热层，其被设置在所述导电屏蔽层与所述结构化粘合层之间，并且与所述结构化粘合层同延；和

导电粘合层，其被设置在所述导电屏蔽层与所述导热层之间，并且与所述导电屏蔽层同延，所述屏蔽膜基本上适形于各个电子器件，所述粘合层粘附到所述电路板并且在所述屏蔽膜与所述电路板之间提供密封，所述屏蔽膜在至少两个相邻的电子器件之间物理接触所述电路板。

项目21.项目20所述的屏蔽的电子系统，其中所述多层屏蔽膜占据所述多个离散的、间隔开的电子器件中每一对邻近的电子器件之间限定的至少90％的空间。

项目22.一种多层屏蔽膜，其包括：

结构化粘合层；

导电屏蔽层，其被设置在所述结构化粘合层上并且侧向延伸超出所述结构化粘合层；

电绝缘导热层，其被设置在所述导电屏蔽层与所述结构化粘合层之间，并且与所述结构化粘合层同延；和

导电粘合层，其被设置在所述导电屏蔽层与所述导热层之间，并且与所述导电屏蔽层同延，使得在施加热、真空和压力中的一种或多种的情况下，所述屏蔽膜基本上适形于并且粘附到安装在基底上的三维物体的暴露最外层表面的至少90％，所述物体具有最大宽度d和最小高度h，h/d为至少3，保形的导电粘合层粘附到所述基底以保持所述屏蔽膜对所述物体的保形性。

项目23.项目22所述的多层屏蔽膜，其中所述三维物体包括电子器件。

上文讨论的实施方式的各种改变和变化对于本领域技术人员是明显的，而且应理解，本公开不限于本文描述的说明性实施方式。读者应当假设一个公开的实施方式的特征也可以应用到其他所有公开的实施方式，除非另有说明。