半导体逻辑元件和逻辑电路的制作方法

本发明涉及半导体解决方案。更具体地，本发明涉及至少部分地替代互补二进制逻辑中的传统半导体逻辑元件的半导体逻辑元件。

背景技术：

为本发明清晰起见，进行以下批注。本文中，互补二进制逻辑一词是指包含一组逻辑元件的逻辑电路，该组逻辑元件对应于各自具有输入端及输出端的半导体逻辑元件或互补半导体逻辑元件。在互补二进制逻辑电路中的稳定状态期间

-输入端处或输出端处的电位可仅具有称为逻辑电位的两个不同值，且

-处于不同电位的该组半导体逻辑元件中的节点之间不存在导电路径，因此实现低稳定状态功率消耗。

此外，仅可能在互补二进制逻辑中建立逻辑元件的网络，其中逻辑元件的输出端连接至其他逻辑元件的输入端，且其中逻辑元件的输入端/输出端仅偏压于两个不同电位，该等电位在整个网络中相同。

值得注意的是，逻辑一词使半导体逻辑元件及包含半导体逻辑元件的逻辑电路区别于模拟调节元件/电路。亦应注意，在本文中，二进制逻辑、互补逻辑及逻辑诸词通常用于涉及互补二进制逻辑的上下文中，这是因为本文中不考察其他逻辑类型。此外，在本文中，cmos逻辑归因于较广泛且较准确的范畴而称为传统互补导体绝缘体半导体(ccis)逻辑。以类似方式，mosfet称为导体绝缘体半导体场效应晶体管(cisfet)。传统ccis逻辑是基于两个相反类型的增强模式cisfet。

图2示出两个相反类型增强模式cisfet的示意性布局，且图1示出两个相反类型增强模式cisfet沿着图2的虚线271的示意性横截面。图1及图2中的反斜杠指代第一导电性类型，且斜线指代第二导电性类型。两个不同导电性类型是指p型及n型，但其配置方式并不相关。

左手侧的cisfet包含：对应于源极的第一导电性类型源极掺杂部111、对应于漏极及输出端的第一导电性类型漏极掺杂部113、对应于栅极及输出端的外部栅极125、围绕外部栅极(栅极接点的位置除外)的栅极绝缘体材料层161、第二导电性类型背栅极掺杂部147，及至背栅极掺杂部147的第二导电性类型接点掺杂部117。右手侧的cisfet包含：对应于源极的第二导电性类型源极掺杂部112、对应于漏极及输出端的第二导电性类型漏极掺杂部114、对应于栅极及输入端的外部栅极126、围绕外部栅极(栅极接点的位置除外)的栅极绝缘体材料层161、第一导电性类型背栅极掺杂部148，及到背栅极掺杂部148的第一导电性类型接点掺杂部118。cisfet及接点掺杂部两者皆由绝缘体渠沟162围绕。在cisfet下方，存在任一导电性类型的半导体基体100。

背栅极掺杂部可连接至称为辅助栅极节点的单独节点，且辅助栅极节点上的电位可用以调整对应cisfet的临限电压。在cisfet的背栅极掺杂部与半导体基体具有相同导电性类型的情况下，则辅助栅极节点为此类型的所有cisfet所共享。当cisfet的背栅极掺杂部与基体具有相反导电性类型时，则此类型cisfet具有个别辅助栅极节点。有可能通过在cisfet下方并入绝缘层且通过并入达到此绝缘层的足够深渠沟而具有用于两个类型cisfet的个别辅助栅极节点，但此举将增大成本。另一选项为提供与基体的掺杂类型相反的合适阱掺杂部，其可用以隔离基体与相同导电性类型的背栅极掺杂部。背栅极掺杂部可亦连接至对应cisfet的源极，但在此情况下，失去调整临限电压的能力。包含源极、输入端及输出端的右侧第二类型cisfet对应于包含源极、输入端及输出端的传统半导体逻辑元件。类似地，包含源极、输入端及输出端的左侧第一类型cisfet对应于具有前述源极、输入端及输出端的传统互补半导体逻辑元件。传统半导体逻辑元件及传统互补半导体逻辑元件使得能够实现能够执行逻辑运算的传统互补二进制逻辑。因此，所述两个相反类型cisfet使得能够实现能够执行逻辑运算的传统ccis逻辑。

在传统ccis逻辑中，以下为常见配置：在一组传统半导体逻辑元件及传统互补半导体逻辑元件中，传统半导体逻辑元件的第二导电性类型源极连接至第一逻辑电位，且传统互补半导体逻辑元件中的第一导电性类型源极连接至第二逻辑电位，栅极126充当输入端，且漏极114充当传统半导体逻辑元件的输出端，栅极125充当输入端，且漏极113充当传统互补半导体逻辑元件的输出端，且传统半导体与互补半导体逻辑元件的输入端及输出端在稳定状态期间仅可处于第一逻辑电位或第二逻辑电位。此外，在传统半导体逻辑元件中，连接源极与漏极的通道

-当源极及输入端处于第一逻辑电位时不导电，且

-当源极处于第一逻辑电位且输入端处于第二逻辑电位时导电。类似地，在传统互补半导体逻辑元件中，连接源极与漏极的通道

-当源极及输入端处于第二逻辑电位时不导电，且

-当源极处于第二逻辑电位且输入端处于第一逻辑电位时导电。在传统ccis逻辑中，利用前述常见配置来执行逻辑运算。传统ccis逻辑中的前述配置的重要操作特征是在传统半导体逻辑元件或传统互补半导体逻辑元件中当输入端处于与源极相同的逻辑电位时，则输出端可处于任一逻辑电位(第一逻辑电位或第二逻辑电位)，亦即，输入端不能控制输出端。另一方面，当输入端与源极处于不同逻辑电位时，则输出端被设定至与源极相同的逻辑电位，亦即，输入端判定输出端上的逻辑电位。

传统ccis逻辑的极大且唯一的益处为其仅消耗极小功率。这是归因于以下事实：在传统ccis逻辑电路的处于稳定状态的部分中，在处于不同电位的两个节点之间不存在导电电流路径，亦即，在稳定状态期间，功率消耗仅归因于泄漏，在任何其他当前半导体逻辑配置中都不是此种情况。传统ccis逻辑的益处亦为对应传统半导体逻辑元件及传统互补半导体逻辑元件仅消耗极少区域，且因此大量电路可封装至小区域中，从而导致低成本。传统ccis逻辑的另一益处为在导电级中，通道对应于迁移电荷载流子的反转层，意谓大量电荷可封装至通道中，从而导致快速操作。然而，除低功率消耗、低成本及快速操作之外，传统ccis逻辑亦具有众多问题。

传统ccis逻辑中的问题为仅薄的栅极绝缘层将至少两个逻辑节点彼此分离，而不管逻辑线为输入栅极线以及漏极及/或源极线。在两个逻辑节点之间的绝缘层中存在缺陷(在制造期间或在操作期间产生)的情况下，该缺陷可导致在至少两个逻辑线之间形成永久性导电路径，从而同时损毁至少两个逻辑线。缺陷可同时损毁至少两个逻辑线的问题意谓难以隔离损坏、较难设计对缺陷的防范措施，且较可能导致整个装置断裂。

与传统ccis逻辑相关的另一问题是为了建立反转层，在形成栅极的外部栅极下方需要高质量绝缘体半导体界面。此高质量绝缘体半导体界面仅存在于一些半导体材料中，如硅(si)、硅锗(sige)及碳化硅(sic)中。因此，存在传统ccis逻辑不可并入的许多半导体材料。举例而言，此在基于不同于前述材料的材料的半导体传感器中导致以下问题：必须将硅读出芯片接合(例如，通过利用面对面覆晶接合)至传感器芯片。接合归因于不良接合或归因于晶圆断裂而导致良率问题。一固有问题亦为硅读出芯片与传感器芯片通常具有显著不同的热膨胀系数，其可导致装置破裂，在传感器必须以(例如)热电冷却器加以冷却的情况下尤其如此。

与传统ccis逻辑相关的又一问题为需要对绝缘体半导体界面质量、绝缘体电荷量、绝缘体的k值及绝缘体厚度的极准确控制以便实现对临限电压的所要程度的控制，亦即，为了达成恰当行使功能的传统ccis逻辑，需要对应于外部栅极的高质量导体绝缘体半导体(cis)堆栈。举例而言，若绝缘体电荷量的差异跨越晶圆为大的，则可能导致不良良率。一问题亦为由于栅极绝缘层中的辐射损坏而产生栅极绝缘体电荷(例如，硅中的氧化物正电荷)，从而引起临限电压移位，可能减小装置的寿命。

一实质性问题亦为制造对应于外部栅极的高质量cis堆栈所需的温度通常显著超过对离子植入诱发的晶格损坏部进行退火以及激活所植入的杂质原子所需的温度。这显著增大在制造cis堆栈(对应于充当栅极的外部栅极)之前植入的掺杂区的热预算。因此，设计复杂度增大，至较小尺寸的晶体管缩放受阻，且效能受损。即使有可能在某一半导体材料中形成良好质量cis堆栈，亦可能用于形成cis堆栈的温度过高以致掺杂剂原子扩散的趋势实质上妨碍形成功能正常的cisfet。

传统ccis逻辑中的额外问题亦为cis堆栈对于芯片的最大操作温度设定了限制。在不具有cis堆栈的情况下，芯片可能在高得多的温度下操作，其将减少冷却需要且将增大芯片的操作范围及场。目前技术小线宽ccis逻辑的又一问题为归因于经由通道的源极至漏极导通的泄漏及归因于经由栅极绝缘体的泄漏的功率消耗。

最后，包含数字逻辑及低噪声模拟电子元件的混合模式芯片的问题为需要用于低功率小占据面积数字逻辑部分的低电压(例如，1.8v)传统ccis逻辑以及用于低噪声模拟部分的相对高电压(例如，3.3或5v)传统ccis逻辑。这使制造具有两个不同绝缘体厚度的两个cis堆栈成为必要，从而显著增大制造的热预算且因此使混合模式芯片的制造及设计复杂化，导致较高成本。亦应注意，基于传统ccis逻辑的混合模式芯片，其二进制逻辑电位电平对的数量是非常有限的(通常像1.8v及5v)，这将会造成高度期待更多可用的逻辑电平对。

在公开案“complementarylogicwith60nmpolygatejfetfor0.5voperation”(kapoora.k.等人，electronicsletters，第46卷，第11期，第783页至第784页，2010年5月27日)中，已实现传统的互补结型场效应晶体管(cjfet)逻辑。在传统的cjfet逻辑中，传统ccis逻辑的增强模式cisfet已替换为增强模式jfet。传统cjfet逻辑的益处为与栅极绝缘体与门极绝缘体下方的界面相关的传统ccis逻辑问题已得以移除。另一优势为仅需要极低的操作电压范围(亦即0.5v)。然而，传统cjfet逻辑的问题为，当增强jfet(对应于传统半导体逻辑元件)导电时，充当栅极的掺杂区相对于源极正向偏压，从而导致在栅极与源极之间的漏电流流动。亦显著增大漏电流的另一要点是在不导电级中，增强模式jfet的通道并非真正地不导电。归因于较高漏电流，传统cjfet逻辑的稳定状态功率消耗远高于传统ccis逻辑中。传统cjfet逻辑的又一问题为操作电压固定，亦即，该操作电压不可实现混合模式芯片中将需要的较高操作电压。

亦有可能以类似类型增强模式金属半导体场效应晶体管(mesfet)替换传统cjfet逻辑中的增强模式jfet，mesfet随后称为导体半导体场效应晶体管(csfet，亦对应传统半导体逻辑元件)。以此方式，可实现传统互补mesfet(cmesfet)逻辑或传统互补csfet(ccsfet)逻辑，但其将易于遭受与传统cjfet逻辑相同的问题。

如可自以上看出，在上文以例示方式识别的传统解决方案具有许多问题。因此，需要开发至少部分地减轻在传统解决方案的上下文中指出的一个或多个问题的解决方案。

技术实现要素：

以下呈现简化概述以便提供对各种发明实施例的一些方面的基本理解。该概述并非本发明的详尽综述。其既不意欲识别本发明的关键或决定性要素，亦不描绘本发明的范畴。以下概述仅以简化形式呈现本发明的一些概念，作为对本发明的示例性实施例的较详细描述的序言。

本发明的目标是引入新颖的半导体逻辑元件及电路，其提供与传统ccis逻辑相当的极低稳定状态功率消耗且减小对缺陷的脆弱性。较好的缺陷隔离意谓缺陷不大可能在两个逻辑线之间形成永久性导电路径，且因此较易于隔离由缺陷造成的损坏，较易于设计对缺陷的防范措施，且不大可能导致整个装置断裂。

本发明的另一目标为促进在混合模式芯片中使用比当前可用者更多的二进制逻辑电位电平对。本发明的另一目标为提供一种可替换传统互补逻辑中的传统半导体逻辑元件的新颖半导体逻辑元件。本发明的又一目标为提供一种可替换传统互补逻辑中的互补传统半导体逻辑元件的新颖互补半导体逻辑元件。

本发明的目标通过如各别独立权利要求所定义的半导体逻辑元件来达到。

根据第一方面，提供一种半导体逻辑元件，其包含在下文中称为第一fet的具有第一导电性类型的场效应晶体管及在下文中称为第二fet的具有第二导电性类型的场效应晶体管，其中该半导体逻辑元件包含内部节点，其中该内部节点至少部分地通过该第一fet的漏极及该第二fet的栅极形成，且其中该第一fet的栅极在下文中称为该半导体逻辑元件的输入端，其中该输入端被配置以耦接至第一输入逻辑电位或第二输入逻辑电位，且其中该第二fet的漏极称为该半导体逻辑元件的输出端，且其中该第二fet的源极为该半导体逻辑元件的源极，

其中该半导体逻辑元件被配置以使得当该第一fet的源极布置在第一源极电位时且当该第二fet的源极处于第一输出逻辑电位时且当该输入端处于第一输入逻辑电位时，包含迁移第一导电性类型电荷载流子的导电通道建立于该第一fet的源极与该第一fet的漏极之间，从而将该内部节点调整至第一源极电位，且使得该第二fet的源极与该第二fet的漏极之间的通道处于不导电状态，因此使得该半导体逻辑元件的输出端能够处于第一输出逻辑电位或第二输出逻辑电位；且其中该半导体逻辑元件进一步被配置以使得当该第一fet的源极布置在第一源极电位时且当该第二fet的源极处于第一输出逻辑电位时且当该输入端处于该第二输入逻辑电位时，该第一fet的源极与该第一fet的漏极之间的该通道被布置以处于不导电状态，使得该内部节点调整至在该第二fet的源极与该第二fet的该漏极之间建立包含迁移第二导电性类型电荷载流子的导电通道的电位，从而将该输出端调整至第一输出逻辑电位。

该内部节点可包含以下中的一个：充当第一漏极及至少部分第二栅极的单一掺杂区、第一漏极掺杂部及第二栅极。另外，以下中的至少一个可为耗尽模式场效应晶体管：该第一fet、该第二fet。替代地或此外，以下中的至少一个可为增强模式场效应晶体管：该第一fet、该第二fet。

该第一fet可为以下中的一个：结型场效应晶体管、导体绝缘体半导体场效应晶体管、导体半导体场效应晶体管。

该第二fet又可为以下中的一个：结型场效应晶体管、导体绝缘体半导体场效应晶体管、导体半导体场效应晶体管。

以下中的至少一个为可包含对应于外部栅极的辅助栅极以及对应于该栅极的背栅极掺杂部的耗尽模式导体绝缘体半导体场效应晶体管：该第一fet、该第二fet。若该第一fet为耗尽模式导体绝缘体半导体场效应晶体管，则该第一fet的该辅助栅极可被配置以偏压以使得迁移第二导电性类型电荷载流子层建立于该第一fet的该外部栅极下方的该绝缘体半导体界面处而无关于该输入端是偏压于第一输入逻辑电位还是第二输入逻辑电位，且该迁移第二导电性类型电荷载流子层充当该第一栅极的一部分且自该第二导电性类型背栅极掺杂部的相反侧控制该第一通道。另一方面，若该第二fet为耗尽模式导体绝缘体半导体场效应晶体管，则该第二fet的该辅助栅极可被配置以偏压以使得迁移第一导电性类型电荷载流子层建立于该第二fet的该外部栅极下方的该绝缘体半导体界面处而无关于该输入端是偏压于第一输入逻辑电位还是第二输入逻辑电位，且该迁移第一导电性类型电荷载流子层充当该第二栅极的一部分且自该第一导电性类型背栅极掺杂部的相反侧控制该第二通道。

此外，若该半导体逻辑元件包含耗尽模式导体绝缘体半导体场效应晶体管，则该栅极可包含外部栅极以及背栅极掺杂部两者。或者，若该半导体逻辑元件包含耗尽模式导体半导体场效应晶体管，则该栅极可包含外部肖特基栅极(externalschottkygate)以及背栅极掺杂部两者。最后，若该半导体逻辑元件包含具有前栅极掺杂部及背栅极掺杂部的耗尽模式结型场效应晶体管，则该栅极可包含该前栅极掺杂部及该背栅极掺杂部两者。

此外，若该半导体逻辑元件包含耗尽模式导体绝缘体半导体场效应晶体管，则该栅极可对应于外部栅极或背栅极掺杂部，且其中该栅极仅自该栅极所位于的一侧控制该通道。另外，若该半导体逻辑元件包含耗尽模式导体半导体场效应晶体管，则该栅极可对应于外部肖特基栅极或背栅极掺杂部，且其中该栅极仅自该栅极所位于的一侧控制该通道。最后，若该半导体逻辑元件包含具有前栅极掺杂部及背栅极掺杂部的耗尽模式结型场效应晶体管，则该栅极可对应于该前栅极掺杂部或该背栅极掺杂部，且其中该栅极仅自该栅极所位于的一侧控制该通道。

该第二fet可对应于增强模式导体绝缘体半导体场效应晶体管，其中该第二fet的该栅极对应于一外部栅极，且该第一fet可对应于以下中的一个：耗尽模式结型场效应晶体管，其包含自两侧约束该通道的栅极；耗尽模式导体半导体场效应晶体管，其中栅极对应于肖特基栅极及背栅极掺杂部；耗尽模式导体绝缘体半导体场效应晶体管，其又可对应于以下中的一个：对应于辅助栅极的外部栅极，其被配置以偏压以使得迁移第二导电性类型电荷载流子层建立于该第一fet的该外部栅极下方的该绝缘体半导体界面处而无关于该输入端是偏压于第一输入逻辑电位还是第二输入逻辑电位的事实，且该迁移第二导电性类型电荷载流子层充当该第一栅极的一部分且自该第二导电性类型背栅极掺杂部的相反侧控制该第一通道；或对应于外部栅极及背栅极掺杂部的栅极。

该第一导电性类型可为p型，且该第二导电性类型可为n型。

或者，该第一导电性类型可为n型，且该第二导电性类型可为p型。

根据另一方面，可提供一种逻辑电路，其包含如上文所揭示而主张的至少一个半导体逻辑元件及如上文所揭示的至少一个半导体逻辑元件。

根据又一方面，可提供一种逻辑电路，其包含：如上文所揭示的第一半导体逻辑元件及如上文所揭示的第二半导体逻辑元件，其中该第二半导体逻辑元件的第一输入逻辑电位对应于该第一半导体逻辑元件的第二输入逻辑电位；该第二半导体逻辑元件的第二输入逻辑电位对应于该第一半导体逻辑元件的第一输入逻辑电位；该第二半导体逻辑元件的第一输出逻辑电位对应于该第一半导体逻辑元件的第二输出逻辑电位；且该第二半导体逻辑元件的第二输出逻辑电位对应于该第一半导体逻辑元件的第一输出逻辑电位。

该逻辑电路可被配置以如下作为反相器配置而操作：在该第一半导体逻辑元件中，第二源极连接至该第一半导体逻辑元件的该第一输出逻辑电位；在该第二半导体逻辑元件中，该第二源极连接至该第一半导体逻辑元件的该第二输出逻辑电位；其中该第一半导体逻辑元件与该第二半导体逻辑元件的输入端连接在一起作为该反相器配置的输入端，该第一半导体逻辑元件与该第二半导体逻辑元件的输出端连接在一起作为该反相器配置的输出端，且该反相器配置的该输入端被配置以耦接至该第一半导体逻辑元件的该第一或该第二输入逻辑电位，其中当该反相器配置的该输入端耦接至该第一半导体逻辑元件的该第一输入逻辑电位时，该反相器配置的该输出端设定至该第一半导体逻辑元件的该第二输出逻辑电位，且当该反相器配置的该输入端耦接至该第一半导体逻辑元件的该第二输入逻辑电位时，该反相器配置的该输出端设定至该第一半导体逻辑元件的该第一输出逻辑电位。

该第一半导体逻辑元件的该第一输入逻辑电位可与该第一半导体逻辑元件的该第一输出逻辑电位相同，且该第一半导体逻辑元件的该第二输入逻辑电位可与该第一半导体逻辑元件的该第二输出逻辑电位相同。

此外，可提供一种逻辑电路，该逻辑电路包含如上文所揭示的至少一个半导体逻辑元件及对应于第一导电性类型场效应晶体管的至少一个互补半导体逻辑元件。

根据又一方面，可提供一种逻辑电路，其包含：如上文所揭示的半导体逻辑元件及第一导电性类型场效应晶体管，其中该场效应晶体管包含：第一导电性类型源极、第一导电性类型漏极及栅极；其中在该半导体逻辑元件中，第二源极连接至该半导体逻辑元件的第一输出逻辑电位，在该第一导电性类型场效应晶体管中，该源极连接至该半导体逻辑元件的第二输出逻辑电位，且其中该场效应晶体管的该第一导电性类型漏极与该半导体逻辑元件的输出端连接在一起作为反相器配置的输出端，且该场效应晶体管的该栅极与该半导体逻辑元件的输入端连接在一起作为该反相器配置的输入端；该反相器配置的该输入端被配置以耦接至该半导体逻辑元件的第一或第二输入逻辑电位；其中当该反相器配置的该输入端耦接至该半导体逻辑元件的该第一输入逻辑电位时，包含迁移第一导电性类型电荷载流子的导电通道建立于该场效应晶体管的该源极与该漏极之间，以使得该反相器配置的该输出端设定至该半导体逻辑元件的该第二输出逻辑电位，且当该反相器配置的该输入端耦接至该半导体逻辑元件的该第二输入逻辑电位时，该第一导电性类型场效应晶体管的该通道不导电，从而使该反相器配置的该输出端处于该半导体逻辑元件的该第一输出逻辑电位。

该逻辑电路中的该场效应晶体管可为以下中的一个：导体绝缘体半导体场效应晶体管、结型场效应晶体管、导体半导体场效应晶体管。该半导体逻辑元件的该第一输入逻辑电位可与该半导体逻辑元件的该第一输出逻辑电位相同，且该半导体逻辑元件的该第二输入逻辑电位可与该半导体逻辑元件的该第二输出逻辑电位相同。

根据又一方面，可提供一种多电平逻辑电路，其包含如上文所揭示的第一逻辑电路及第二逻辑电路，其中在该第一逻辑电路中，以下中的至少一个可相对于该第一逻辑电路的第一输入逻辑电位及第二输入逻辑电位朝向第一方向移位：该第一逻辑电路的第一输出逻辑电位、该第一逻辑电路的第二输出逻辑电位；在该第二逻辑电路中，该第一输入逻辑电位及该第二输入逻辑电位可相对于该第一逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位；且以下中的至少一个可相对于该第二逻辑电路的该第一输出逻辑电位及该第二输出逻辑电位朝向该第一方向移位：该第二逻辑电路的该第一输出逻辑电位、该第二逻辑电路的该第二输出逻辑电位。

亦可提供一种多电平逻辑电路，其包含如上文所揭示的第一逻辑电路、第二逻辑电路及第三逻辑电路，其中在该第一逻辑电路中，以下中的至少一个可相对于该第一逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向第一方向移位：该第一逻辑电路的该第一输出逻辑电位、该第二输出逻辑电位；在该第二逻辑电路中，该第一输入逻辑电位及该第二输入逻辑电位可相对于该第一逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位；以下中的至少一个可相对于该第二逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位：该第二逻辑电路的该第一输出逻辑电位、该第二逻辑电路的该第二输出逻辑电位；在该第三逻辑电路中，该第一输入逻辑电位及该第二输入逻辑电位可相对于该第二逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位；且以下中的至少一个可相对于该第三逻辑电路的该第一输出逻辑电位及该第二输出逻辑电位朝向该第一方向移位：该第三逻辑电路的该第一输出逻辑电位、该第三逻辑电路的该第二输出逻辑电位。

动词“包含”及“包括”在本文件用作开放性限制，其既不排除亦不需要存在未叙述的特征。在附属权利要求中叙述的特征可彼此自由组合，除非另有明确陈述。此外，应理解，贯穿本文件使用“一”(亦即，单数形式)并不排除复数。

附图说明

图1示出了两者皆对应于传统ccis逻辑的在右侧的先前技术半导体逻辑元件及在左侧的先前技术互补半导体逻辑元件的示意性横截面。

图2示出了图1中呈现的在右侧的先前技术半导体逻辑元件及在左侧的先前技术互补半导体逻辑元件的示意性布局。

图3示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图4示出了对应于根据图3的半导体逻辑元件的示意性布局的本发明的实施例。

图5示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图6示出了对应于根据图5的半导体逻辑元件的示意性布局的本发明的实施例。

图7示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图8示出了对应于根据图7的半导体逻辑元件的示意性布局的本发明的实施例。

图9示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图10示出了对应于根据图9的半导体逻辑元件的示意性布局的本发明的实施例。

图11示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图12示出了对应于根据图11的半导体逻辑元件的示意性布局的本发明的实施例。

图13示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图14示出了对应于根据图13的半导体逻辑元件的示意性布局的本发明的实施例。

图15示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图16示出了对应于根据图15的半导体逻辑元件的示意性布局的本发明的实施例。

图17示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图18示出了对应于根据图17的半导体逻辑元件的示意性布局的本发明的实施例。

图19示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图20示出了对应于根据图19的半导体逻辑元件的示意性布局的本发明的实施例。

图21示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图22示出了对应于根据图21的半导体逻辑元件的示意性布局的本发明的实施例。

图23示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图24示出了对应于根据图23的半导体逻辑元件的示意性布局的本发明的实施例。

图25示出了对应于半导体逻辑元件的本发明的实施例的操作电位图。

图26示出了对应于与图25中相同的半导体逻辑元件的本发明的实施例的另一操作电位图。

图27示出了对应于与图25中相同的半导体逻辑元件的本发明的实施例的另一操作电位图。

图28示出了对应于图25中的半导体逻辑元件的互补半导体逻辑元件的本发明的实施例的操作电位图。

图29示出了对应于图28的互补半导体逻辑元件的本发明的实施例的操作电位图。

图30示出了对应于图28的互补半导体逻辑元件的本发明的实施例的操作电位图。

图31示出了对应于半导体逻辑元件的示意性布局的本发明的实施例。

图32示出了对应于半导体逻辑元件的示意性布局的本发明的实施例。

图33示出了对应于半导体逻辑元件的示意性布局的本发明的实施例。

图34示出了对应于半导体逻辑元件的示意性布局的本发明的实施例。

图35示出了对应于半导体逻辑元件的示意性布局的本发明的实施例。

图36示出了对应于半导体逻辑元件的示意性布局的本发明的实施例。

图37示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图38示出了对应于根据图37的半导体逻辑元件的示意性布局的本发明的实施例。

图39示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图40示出了对应于根据图39的半导体逻辑元件的示意性布局的本发明的实施例。

图41示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图42示出了对应于根据图41的半导体逻辑元件的示意性布局的本发明的实施例。

图43示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图44示出了对应于根据图43的半导体逻辑元件的示意性布局的本发明的实施例。

图45示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图46示出了对应于根据图45的半导体逻辑元件的示意性布局的本发明的实施例。

图47示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图48示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图49示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图50示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图51示出了对应于根据图50的半导体逻辑元件的示意性布局的本发明的实施例。

图52a示出了发明的半导体逻辑元件的实施例的示意性符号，其中第一导电性类型为p型。

图52b示出了发明的半导体逻辑元件的实施例的示意性符号，其中第一导电性类型为n型，且该半导体逻辑元件与图52a中呈现的半导体逻辑元件互补。

图52c示出了对应于图52a及图52b的半导体逻辑元件的发明的反相器配置。

图52d示出了图52c的发明的反相器配置的示意性符号。

图52e示出了根据发明的半导体逻辑元件及发明的互补半导体逻辑元件的示意性符号描绘的另一可能发明的反相器配置。

图52f示出了用于图52e的发明的反相器配置的示意性符号。

图53示出了发明的反相器配置的示意性布局。

图54a示出了用于一可能发明的反相器配置的示意性符号。

图54b示出了用于一可能发明的反相器配置的示意性符号。

图54c示出了用于一可能发明的反相器配置的示意性符号。

图54d示出了用于一可能发明的反相器配置的示意性符号。

图54e示出了用于一可能发明的反相器配置的示意性符号。

图54f示出了用于一可能发明的反相器配置的示意性符号。

图54g示出了用于一可能发明的反相器配置的示意性符号。

图54h示出了用于一可能发明的反相器配置的示意性符号。

图54i示出了用于一可能发明的反相器配置的示意性符号。

图55示出了发明的开关配置的示意性布局。

图56示出了用于对应于图55的可能开关配置的示意性符号。

图57a示出了高电压晶体管配置的示意性布局。

图57b示出了对应于图57a的可能配置的示意性符号。

图57c示出了对应于图57a的另一可能配置的示意性符号。

图57d示出了对应于图57a的又一可能配置的示意性符号。

图57e示出了对应于图57a的又一可能配置的示意性符号。

图58示出了包含多个逻辑电平的发明的可能芯片配置。

图59示出了在输出端上实现5v的芯片上的配置。

图60示出了在输出端上实现3v的芯片上的配置。

图61示出了在输出端上实现2v的芯片上的配置。

图62示出了在输出端上实现-1v的芯片上的配置。

图63示出了在输出端上实现-2v的芯片上的配置。

图64示出了在输出端上实现-3v的芯片上的配置。

图65示出了在输出端上实现-4v的芯片上的配置。

图66示出了在输出端上实现-5v的芯片上的配置。

图67示出了在输出端上实现5v的芯片上的替代配置。

图68示出了高电压选择晶体管。

图69示出了一高电压装置。

图70a示出了对应于图68的高电压选择晶体管的操作。

图70b示出了对应于图68的高电压选择晶体管的操作。

图70c示出了对应于图68的高电压选择晶体管的操作。

图71a示出了对应于图69的高电压装置的操作。

图71b示出了对应于图69的高电压装置的操作。

图72a示出了用于高电压装置的较高阶标记。

图72b示出了用于高电压装置的较高阶标记。

图72c示出了用于高电压装置的较高阶标记。

图72d示出了用于高电压装置的较高阶标记。

图73a示出了用于对应于图59的配置的较高阶标记。

图73b示出了用于对应于图67的配置的较高阶标记。

图74示出了包含多个逻辑电平的另一发明的可能芯片配置。

图75示出了一分压器配置。

图76示出了另一分压器配置。

图77示出了一非线性电阻器配置。

图78a示出了用于对应于图77的非线性电阻器配置的较高阶标记。

图78b示出了利用图77及图78a的非线性电阻器配置的分压器配置。

图79示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图80示出了对应于根据图79的半导体逻辑元件的示意性布局的本发明的实施例。

图81a示出了用于在某一电位配置偏压的图79及图80的半导体逻辑元件的较高阶标记。

图81b示出了用于图81a的互补半导体逻辑元件的较高阶标记。

图81c示出了用于包含图81a及图81b的半导体逻辑元件的反相器配置的较高阶标记。

图81d示出了用于其中半导体逻辑元件对应于图79及图80且互补半导体逻辑元件包含耗尽模式第一fet及增强模式第二fet的反相器配置的可能偏压配置。

图82a示出了表面通道环绕cis栅极的示意性横截面。

图82b示出了内埋式通道环绕cis栅极的示意性横截面。

图83a示出了表面通道finfetcis栅极的示意性横截面。

图83b示出了内埋式通道finfetcis栅极的示意性横截面。

图84a示出了其中第一及第二fet两者皆为耗尽模式fet的反相器配置中的可能偏压电平。

图84b示出了其中第一及第二fet两者皆为耗尽模式fet的反相器配置中的可能偏压电平。

图84c示出了其中第一及第二fet两者皆为耗尽模式fet的反相器配置中的可能偏压电平。

图85a示出了用于其中第一fet为仅具有cis栅极的耗尽模式fet且第二fet为仅具有cis栅极的增强模式fet的反相器配置的可能偏压方案。

图85b示出了用于其中第一fet为耗尽模式fet且第二fet为仅具有cis栅极的增强模式fet的反相器配置的可能偏压方案。

图86a示出了其中第一fet为耗尽模式fet且第二fet为仅具有cis栅极的增强模式fet的反相器配置中的可能偏压电平。

图86b示出了其中第一fet为耗尽模式fet且第二fet为仅具有cis栅极及相对较大临限电压的增强模式fet的反相器配置中的可能偏压电平。

图87a示出了其中第一fet仅具有cis栅极的反相器配置中的可能偏压电平。

图87b示出了其中第一fet仅具有cis栅极且第二fet为仅具有cis栅极及相对较大临限电压的增强模式fet的反相器配置中的可能偏压电平。

图88示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图89示出了对应于根据图88的半导体逻辑元件的示意性布局的本发明的实施例。

图90示出了对应于根据图89的半导体逻辑元件的示意性横截面的本发明的实施例。

图91示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图92示出了对应于根据图91的半导体逻辑元件的示意性布局的本发明的实施例。

图93示出了对应于根据图92的半导体逻辑元件的示意性横截面的本发明的实施例。

图94示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图95示出了对应于根据图94的半导体逻辑元件的示意性布局的本发明的实施例。

图96示出了对应于根据图95的半导体逻辑元件的示意性横截面的本发明的实施例。

图97示出了对应于根据图95的半导体逻辑元件的示意性横截面的本发明的实施例。

图98示出了对应于半导体逻辑元件的示意性横截面的本发明的实施例。

图99示出了对应于根据图98的半导体逻辑元件的示意性布局的本发明的实施例。

图100a示出了其中第一导电性类型对应于p型且第二导电性类型对应于n型的图98及图99的实施例的可能偏压方案。

图100b示出了其中第一导电性类型对应于n型且第二导电性类型对应于p型的图98及图99的实施例的可能偏压方案。

图101a示出了用于emncisfet的可能示意性符号。

图101b示出了用于dmncisfet的可能示意性符号。

图101c示出了用于empcisfet的可能示意性符号。

图101d示出了用于dmpcisfet的可能示意性符号。

图101e示出了用于emncsfet的可能示意性符号。

图101f示出了用于dmncsfet的可能示意性符号。

图101g示出了用于empcsfet的可能示意性符号。

图101h示出了用于dmpcsfet的可能示意性符号。

图101i示出了用于emnjfet的可能示意性符号。

图101j示出了用于dmnjfet的可能示意性符号。

图101k示出了用于empjfet的可能示意性符号。

图101l示出了用于dmpjfet的可能示意性符号。

图102示出了包含发明的半导体逻辑元件及传统互补半导体逻辑元件的反相器配置。

图103a示出了图102的反相器配置的偏压方案。

图103b示出了图102的反相器配置的另一可能偏压方案。

图103c示出了图102的反相器配置的另一可能偏压方案。

图103d示出了与图102中呈现的反相器配置类似的反相器配置的另一可能偏压方案。

图103e示出了与图102中呈现的反相器配置类似的反相器配置的另一可能偏压方案。

图104示出了包含发明的半导体逻辑元件及传统互补半导体逻辑元件的反相器配置。

图105a示出了图104的反相器配置的偏压方案。

图105b示出了图104的反相器配置的另一可能偏压方案。

图105c示出了图104的反相器配置的另一可能偏压方案。

图105d示出了与图104中呈现的反相器配置类似的反相器配置的另一可能偏压方案。

图105e示出了与图104中呈现的反相器配置类似的反相器配置的另一可能偏压方案。

图106a示出了用于一可能传统反相器配置的示意性符号。

图106b示出了用于一可能传统反相器配置的示意性符号。

图106c示出了用于一可能传统反相器配置的示意性符号。

图106d示出了用于一可能传统反相器配置的示意性符号。

图106e示出了用于一可能传统反相器配置的示意性符号。

图106f示出了用于一可能传统反相器配置的示意性符号。

图106g示出了用于一可能传统反相器配置的示意性符号。

图106h示出了用于一可能传统反相器配置的示意性符号。

图106i示出了用于一可能传统反相器配置的示意性符号。

图107a示出了其中反相器包含发明的半导体逻辑元件及发明的互补半导体逻辑元件的二进制逻辑电平移位器。

图107b示出了其中反相器包含发明的半导体逻辑元件及发明的互补半导体逻辑元件的二进制逻辑电平移位器。

图107c示出了其中反相器包含发明的半导体逻辑元件及传统互补半导体逻辑元件的二进制逻辑电平移位器。

图107d示出了其中反相器包含发明的半导体逻辑元件及传统互补半导体逻辑元件的二进制逻辑电平移位器。

图107e示出了其中反相器包含发明的半导体逻辑元件及传统互补半导体逻辑元件的二进制逻辑电平移位器。

图107f示出了其中反相器包含发明的半导体逻辑元件及传统互补半导体逻辑元件的二进制逻辑电平移位器。

图107g示出了其中反相器包含传统半导体逻辑元件及传统互补半导体逻辑元件的二进制逻辑电平移位器。

图107h示出了其中反相器包含传统半导体逻辑元件及传统互补半导体逻辑元件的二进制逻辑电平移位器。

具体实施方式

不应将在下文给出的描述中提供的特定示例视为限制所附申请专利范围的范畴及/或适用性。下文给出的描述中提供的示例的列表及群组并非穷尽性的，除非另有明确陈述。

如先前所述，在本文中，互补二进制逻辑一词是指包含对应于各自具有输入端及输出端的半导体逻辑元件或互补半导体逻辑元件的一组逻辑元件的逻辑电路。在互补二进制逻辑电路中的稳定状态期间

-输入端处或输出端处的电位可仅具有称为逻辑电位的两个不同值，且

-处于不同电位的该组半导体逻辑元件中的节点之间不存在导电路径，因此实现低稳定状态功率消耗。

此外，仅可能在互补二进制逻辑中建立逻辑元件的网络，其中逻辑元件的输出端连接至其他逻辑元件的输入端，且其中逻辑元件的输入端/输出端仅偏压于两个不同电位，该等电位在整个网络中相同。

值得注意的是，逻辑一词使半导体逻辑元件及包含半导体逻辑元件的逻辑电路区别于模拟调节元件/电路。亦应注意，在本文中，二进制逻辑、互补逻辑及逻辑诸词通常用于涉及互补二进制逻辑的上下文中，这是因为本文中不考察其他逻辑类型。

根据本发明的半导体逻辑元件包含第一导电性类型场效应晶体管，其中第一导电性类型涉及具有源极及漏极的多数迁移电荷载流子，亦即，源极及漏极具有第一导电性类型。第一导电性类型场效应晶体管(fet)在下文中称为第一类型第一fet或简称为第一fet。此外，半导体逻辑元件包含第二导电性类型第二场效应晶体管，其在下文中称为第二类型第二fet或简称为第二fet。

第一fet的第一导电性类型源极在下文中称为第一源极。第一源极节点包含第一源极及可选相关联布线，且其被配置以经由可选布线或经由其他构件耦接至第一源极电位。第一fet的栅极在下文中称为第一栅极。第一栅极节点包含第一栅极及可选相关联布线。第一栅极节点亦称为输入端节点或简称为输入端，且其被配置以经由可选布线或经由其他构件至少耦接至第一输入逻辑电位或第二输入逻辑电位。第一fet的第一导电性类型漏极在下文中称为第一漏极。第一fet的通道在下文中称为第一通道，且其能够输送迁移第一导电性类型电荷载流子。

第二fet的第二导电性类型源极在下文中称为第二源极。第二源极节点包含第二源极及可选相关联布线，且其可被配置以经由该布线或经由其他构件耦接至第一输出逻辑电位。第二fet的栅极在下文中称为第二栅极。第二fet的第二导电性类型漏极在下文中称为第二漏极。第二漏极节点包含第二漏极及可选相关联布线。第二漏极节点亦称为输出端节点或简称为输出端。输出端电位是指输出端节点上的电位。第二fet的通道在下文中称为第二通道，且其能够输送迁移第二导电性类型电荷载流子。

第一漏极与第二栅极电连接在一起作为一实体，其在下文中称为内部节点。名称内部节点是源于以下事实：不同于发明的半导体逻辑元件的其他节点的情况，不存在至此节点的外部连接。在第一漏极与第二栅极并不在半导体材料内部电连接的情况下，则使用布线来将其连接在一起作为单一实体。在第一漏极与第二栅极在半导体材料内部电连接在一起作为单一实体的情况下，则不需要布线来将其连接在一起。内部节点电位一词是指内部节点上的电位。

当输入端处于第一输入逻辑电位时，第一通道导电且内部节点设定至第一源极电位，其致使第二通道不导电而无关于第二源极/漏极是偏压于第一输出逻辑电位还是第二输出逻辑电位的事实。由于第二漏极及/或源极偏压于第一或第二输出逻辑电位处(若不考虑状态之间的转变)，因此在第二源极与第二漏极之间不存在导电路径(若不考虑转变)。此意谓当第二源极节点处于第一输出逻辑电位时，输出端可处于第一输出逻辑电位或第二输出逻辑电位，亦即，输入端不具有对输出端电位的控制。另一方面，当输入端处于第二输入逻辑电位时，第一通道不导电。因此，当输入端处于第二输入逻辑电位时且当第二源极节点连接至第一输出逻辑电位时，建立使得内部节点能够调整至致使第二通道导电(其将输出端设定至第一输出逻辑电位)的电位的情境。

导电通道一词系指通道包含具有与对应于包含该通道的fet的源极/漏极的多数载流子相同的类型的迁移电荷载流子的情境。不导电一词是指通道实质上不包含具有与对应于包含该通道的fet的源极/漏极的多数载流子相同的类型的迁移电荷载流子的情境。即使通道不导电，仍可利用导电性较差或导电性较佳诸词来比较不同不导电通道状态——其原因在于仍有一定量的残余迁移电荷载流子存在于通道中。虽然在第一不导电状态下，通道中将存在十亿分的一份的迁移电荷载流子，且在第二不导电状态下，通道中将存在万亿分的一份的迁移电荷载流子，但仍可称第一不导电状态比第二不导电状态导电性较佳。类似地，可称第二不导电状态比第一不导电状态导电性较差。

本发明是基于以下思想：在传统互补逻辑中，传统第二导电性类型半导体逻辑元件(具有第二导电性类型源极及漏极且在其间具有能够输送迁移第二导电性类型电荷载流子的通道的cisfet、csfet，或jfet)可用发明的半导体逻辑元件替换以便达成新颖类型的互补逻辑。当进行此操作时，传统半导体逻辑元件的栅极(亦即输入端)对应于第一fet的上述栅极，但在较广泛意义上，其对应于包含第一fet及内部节点的联合实体。传统半导体逻辑元件的源极对应于第二fet的上述源极，传统半导体逻辑元件的漏极(亦即输出端)对应于第二fet的上述漏极，且传统半导体逻辑元件的通道对应于第二fet的通道。应注意，传统半导体逻辑元件的栅极(亦即输入端)可耦接至第一或第二输入逻辑电位，传统半导体逻辑元件的源极可耦接至第一输出逻辑电位，且漏极可处于第一输出逻辑电位或第二逻辑电位。

通过将发明的半导体逻辑元件的掺杂改变为相反类型，通过提供对应于发明的半导体逻辑元件的第二输入逻辑电位的互补第一输入逻辑电位，通过提供对应于发明的半导体逻辑元件的第一输入逻辑电位的互补第二输入逻辑电位，通过提供对应于发明的半导体逻辑元件的第二输出逻辑电位的互补第一输出逻辑电位，通过提供对应于第一输出逻辑电位的互补第二输出逻辑电位且通过提供互补第一源极电位，发明的互补半导体逻辑元件得以建立。

本发明亦是基于关于传统互补逻辑的以下思想：传统第二导电性类型半导体逻辑元件(cisfet、csfet，或具有第二导电性类型源极及漏极的jfet)可用发明的半导体逻辑元件替换，且传统互补第一导电性类型半导体逻辑元件(cisfet、csfet，或具有第一导电性类型源极及漏极的jfet)可用发明的互补半导体逻辑元件替换以便达成新颖类型的互补逻辑。当进行此操作时，传统互补半导体逻辑元件的栅极(亦即输入端)对应于发明的互补半导体逻辑元件中的第一fet的栅极。传统互补半导体逻辑元件的源极对应于发明的互补半导体逻辑元件中的第二fet的源极，且传统互补半导体逻辑元件的漏极对应于发明的互补半导体逻辑元件中的第二fet的漏极。应注意，传统互补半导体逻辑元件的栅极可耦接至第一或第二输入逻辑电位，传统互补半导体逻辑元件的源极可耦接至第二输出逻辑电位，且漏极可处于第一输出逻辑电位或第二逻辑电位。

基于前述，通过将发明的半导体逻辑元件与第一导电性类型传统半导体逻辑元件组合在一起或通过将发明的半导体逻辑元件与发明的互补半导体逻辑元件组合在一起而建立发明的互补半导体逻辑。若发明的半导体逻辑元件用以替换传统ccis逻辑中的第二导电性类型增强模式cisfet，则发明的半导体逻辑元件的输入端对应于cisfet的外部栅极。若发明的互补半导体逻辑元件用以替换传统ccis逻辑中的第一导电性类型增强模式cisfet，则发明的互补半导体逻辑元件的输入端对应于cisfet的外部栅极。有可能在传统ccis逻辑中用发明的半导体逻辑元件替换第二导电性类型cisfet及/或用发明的互补半导体逻辑元件替换第一导电性类型cisfet。

基于发明的半导体逻辑元件及/或发明的互补半导体逻辑元件的互补逻辑电路的益处为，在稳定状态期间，在处于不同电位的节点之间不存在导电电流路径，从而导致小功率消耗。另一益处为，由于内部节点位于第一栅极与第二源极/漏极之间，因此第一栅极节点与第二源极节点及第二漏极节点良好隔离。此意谓单一缺陷不会导致在第一栅极节点以及第二源极节点及/或第二漏极节点之间形成永久性导电路径，亦即，两个逻辑线之间的导电路径的形成得以缓和。因此，较易于隔离由缺陷造成的损坏，较易于设计对缺陷的防范措施，且不大可能导致整个装置断裂。发明的半导体逻辑元件及发明的互补半导体逻辑元件的又一益处为，可容易地在发明的互补逻辑电路中建立多个互补逻辑电平对，其根据本文中稍后的对应实施例加以解释。此外，取决于发明的半导体逻辑元件或发明的互补半导体逻辑的特定配置，亦可避免与背景技术部分中已描述的传统ccis逻辑相关的进一步问题。

值得注意的是，在cisfet的背栅极掺杂部不连接至源极掺杂区的情况下，亦即每当需要时，可互换第二源极与第二漏极的功能时，根据本发明的半导体元件可为双向的，如同传统ccis逻辑中的对应cisfet。举例而言，可经由合适相关联电路恢复发明的半导体逻辑元件的偏压，以使得第二漏极掺杂部将连接至第一输出逻辑电位，且因此第二源极掺杂区将变为输出端。此意谓在发明的半导体元件中，第二源极与第二漏极的角色可互换。

亦值得注意的是，发明的半导体逻辑元件的输入端、第二源极及/或第二漏极可连接至任何数目个

-其他半导体逻辑元件的输出端、输入端、第二源极及第二漏极，

-互补半导体逻辑元件的互补输出端(或简称输出端)、互补输入端(或简称输入端)、互补第二源极(或简称第二源极)及互补第二漏极(或简称第二漏极)，

-包括增强模式cisfet的传统半导体逻辑元件的输出端、输入端、源极及漏极，及

-包括增强模式cisfet的互补传统半导体逻辑元件的互补输出端(或简称输出端)、互补输入端(或简称输入端)、互补源极(或简称源极)及互补漏极(或简称漏极)

其限制条件为，在稳定状态期间，在偏压于不同电位的节点之间不产生导电路径。

举例而言，半导体逻辑元件的输出端可连接至另一半导体逻辑元件的第二源极以便实现nand逻辑门的部分或nor逻辑门的部分。基于nand或nor逻辑门，可实现所有其他逻辑门(如例如and、or、xor、xnor、not)。在此示例中，不同半导体逻辑元件的输出端与第二源极可熔合在一起，以使得其间将不需要布线(在此情况下，第二源极的偏压将在半导体基体内部发生)。

如先前已解释，可用类似类型发明的半导体逻辑元件替换传统ccis逻辑中的cisfet，其方式为其中cisfet的源极对应于第二fet的第二源极，其中cisfet的漏极对应于第二fet的第二漏极，且其中cisfet的栅极对应于第一fet的第一栅极。举例而言，为实现根据本发明的反相器，可将发明的半导体逻辑元件中的第二fet的第二源极连接至第一输出逻辑电位且将发明的互补半导体逻辑元件中的互补第二fet的互补第二源极连接至发明的半导体逻辑元件的第二输出逻辑电位。接下来，可将发明的半导体逻辑元件中的第一fet的第一栅极连接至发明的互补半导体逻辑元件中的互补第一fet的互补第一栅极，作为反相器的输入端。最后，可将发明的半导体逻辑元件中的第二fet的第二漏极连接至发明的互补半导体逻辑元件中的互补第二fet的互补第二漏极，作为反相器的输出端。反相器的输入端可偏压于第一输入逻辑电位或第二输入逻辑电位。若反相器的输入端将偏压于第一输入逻辑电位，则反相器的输出端将处于第二输出逻辑电位，且若反相器的输入端将偏压于第二输入逻辑电位，则反相器的输出端将处于第一输出逻辑电位。在此发明的反相器配置中，第一输入逻辑电位与第一输出逻辑电位可不同或相同；类似地，第二输入逻辑电位与第二输出逻辑电位可不同或相同。

为了实现简单开关，可将发明的半导体逻辑元件的第二源极与发明的互补半导体逻辑元件的互补第二源极连接在一起作为开关的一个节点，且另外，可将发明的半导体逻辑元件的第二漏极与发明的互补半导体逻辑元件的互补第二漏极连接在一起作为开关的另一节点。接下来，可将发明的半导体逻辑元件的输入端连接至反相器的输入端，且最后将反相器的输出端连接至发明的互补半导体逻辑元件的输入端。现在，发明的半导体逻辑元件的输入端将充当开关的输入端。取决于开关的输入端的状态(处于第一或第二输入逻辑电位)，开关阻断或导通介于第一与第二输出逻辑电位之间的节点间电压(或至少阻断或导通处于第一或第二输出逻辑电位的节点间电压)。

除某一发明的半导体逻辑元件的第二源极不可偏压至第一输出逻辑电位的事实之外，理解以下内容亦至关重要：在互补逻辑电路中必须存在至少一个发明的半导体逻辑元件，其中第二源极连接至第一输出逻辑电位(这是由于若不如此，发明的互补逻辑电路将不起作用)。然而，这既不限制在发明的半导体逻辑元件中使用不同偏压方案，亦不限制本发明的保护范畴。举例而言，在某一联合中及/或在某一时间点，第二源极可连接至第二输出逻辑电位，或其可浮动，或可互换第二源极与第二漏极的角色。

另外，值得注意的是，有可能实现其中存在可例如并联或串行连接的一个以上第一fet的发明的半导体逻辑元件，意谓以此方式，一个发明的半导体逻辑元件可具有若干输入端。在并联配置中，可将多个第一fet的第一漏极连接至第二fet的第二栅极，亦即，内部节点的大小且因此总电容将增大。然而，问题在于个别第一栅极节点与内部节点之间的电容耦合将归因于内部节点的较大总电容而减小，其可能会减小切换速度。

在第一fet的串行连接中，第一fet的第一漏极将连接至另一第一fet的第一源极。然而，问题在于内部节点仅包含紧邻第二fet的第一fet的第一漏极。换言之，仅一个输入端电容耦合至内部节点，其可严重地影响切换速度。可(例如)通过在内部节点与严重连接的第一fet的所有输入端之间利用平板电容器来处置此情境，然而，其将增大内部节点的电容，因此可能减小切换速度。另一选项将为移除(或尽可能地减轻)内部节点与紧邻内部节点的输入端之间的电容耦合，且将具有中间带隙状态(如例如，在硅中的金)的杂质原子植入于第一fet的第一漏极下方，该第一漏极连接至第二fet的第二栅极。以此方式，可将第一fet的串行连接的切换速度改良至可接受程度，但其将显著增大稳定状态功率消耗。

亦可每一个单一第一fet具有若干第二fet，其中内部节点将包含第一fet的第一漏极及若干第二fet的第二栅极。然而，此配置的问题为，其可能减小切换速度且其亦消耗较多区域。前者是归因于较大内部节点电容，且后者是归因于以下事实：可通过将多个布线路径耦接至第二fet的第二漏极而达成与单一第二fet相同的效果。亦可实现包含多个第一fet及多个第二fet的发明的半导体逻辑元件。

另外，有可能在第一fet及/或第二fet中利用多个独立栅极以使得第一fet将具有多个输入端及/或第二fet将具有连接至多个独立第一fet的多个内部节点(若多个独立栅极彼此隔离)。换言之，该等独立栅极应对应于cis或肖特基类型的外部栅极(包含导体半导体堆栈)。在第一fet包含多个独立第一栅极的情况下，其遭受与多个第一fet串行连接时(亦即，当第一fet的第一漏极连接至另一第一fet的第一源极时)相同的问题。在第二fet包含多个独立第二栅极的情况下(其中独立第二栅极中的每一者连接至单独第一fet的第一漏极)，则切换速度与每一个第二fet仅存在一个第一fet的情况相比不受影响，但实现区域的减小。此事实可用于(例如)nand配置中。

处于简化目的，在本文中随后仅考虑其中发明的半导体逻辑元件包含一个第一fet及一个第二fet的情况。另外，每当未另外具体提及时，假定第一输入逻辑电位与第一输出逻辑电位相同且将其称为第一逻辑电位，假定第二输入逻辑电位与第二输出逻辑电位相同且将其称为第二逻辑电位，且假定第二源极连接至第一逻辑电位。然而，此既不限制不同种类半导体逻辑元件及不同种类偏压方案的使用，亦不限制本发明的保护范畴。此外，发明的/新颖半导体逻辑元件在下文中亦简单地称为半导体逻辑元件，且新颖/发明的互补半导体逻辑元件在下文中亦简单地称为互补半导体逻辑元件。

在以上描述中及本文中稍后，节点电位一词是指可(例如)在电连接至或将电连接至对应于以下情境的节点的布在线推断的节点的费米能级：所有布线电连接至半导体逻辑元件的节点或互补半导体逻辑元件由相同材料形成(自然需要奥姆接触)。然而，可偏压不同节点处的不同布线材料或可通过对(例如)经过位于半导体材料内部的导电路径的不同节点加偏压而忽略电线。

图3及图4示出了对应于半导体逻辑元件的本发明的实施例。图4对应于示意性布局，且图3对应于半导体逻辑元件的沿着图4中的虚线471的示意性横截面。图3及图4的半导体逻辑元件在左手侧上包含第一fet且在右手侧上包含第二fet。在图3中，水平x方向对应于位于半导体逻辑元件的表面上的方向，且垂直z方向是指垂直于半导体逻辑元件的表面的方向。在图4中，水平x方向位于半导体逻辑元件的表面上，且其平行于虚线471。在图4中，垂直y方向亦位于半导体逻辑元件的表面上，且其垂直于x方向。

第一fet包含对应于第一源极的第一导电性类型源极311、对应于第一漏极的第一导电性类型漏极313、位于第一源极与第一漏极之间且对应于能够携载迁移第一导电性电荷载流子的第一通道的第一导电性类型通道掺杂部331，及控制/约束第一通道的第一栅极。第一栅极包含第二导电性类型上部栅极掺杂部325、第二导电性类型下部栅极掺杂部345，及第二导电性类型接点掺杂部415。上部栅极掺杂部325自上方控制/约束第一通道，且下部栅极掺杂部345自下方控制/约束第一通道。

第二fet包含对应于第二源极的第二导电性类型源极312、对应于第二漏极的第二导电性类型漏极314、位于第二源极与第二漏极之间且对应于能够携载迁移第二导电性电荷载流子的第二通道的第二导电性类型通道掺杂部332，及控制/约束第二通道的第二栅极。第二栅极包含第一导电性类型上部栅极掺杂部326、第一导电性类型下部栅极掺杂部346，及第一导电性类型接点掺杂部416。上部栅极掺杂部326自上方控制/约束第二通道，且下部栅极掺杂部346自下方控制/约束第二通道。

在图4中，第一通道331及第二通道332出于说明性原因而通过虚线呈现，这是由于其并不位于半导体材料的表面处而位于半导体材料内部较深处。绝缘层360为绝缘体上半导体(soi)结构的部分。渠沟362达到绝缘层360且围绕第一fet及第二fet，从而提供对两个fet的隔离。层300支撑位于上方的soi配置。

第一源极节点包含第一源极及相关联布线481，且其被配置以经由布线481耦合至第一源极电位。第一栅极节点对应于输入端，且其包含第一栅极及相关联布线485，且其被配置以经由布线485耦合至第一输入逻辑电位或第二输入逻辑电位。第二源极节点包含第二源极及相关联布线482，且其被配置以经由布线482耦合至第一输出逻辑电位。第二漏极节点对应于输出端，且包含第二漏极及相关联布线484。内部节点包含第一漏极、第二栅极，及将第一漏极与第二栅极连接在一起的布线483。在输入端与内部节点之间，亦存在可选电“拖行式(drag-along)”电容器490。

出于重要原因，分析半导体逻辑元件的特殊情况，其中第一输入逻辑电位对应于第一输出逻辑电位(两者皆称为第一逻辑电位)，其中第二输入逻辑电位对应于第二输出逻辑电位(两者皆称为第二逻辑电位)，且其中带隙宽度大致对应于硅。相对于图3及图4的半导体逻辑元件藉助于图25至图30分析此特殊情况。在图25至图30中，通过水平方向描绘实体x、y及z方向，且通过垂直方向描绘静电电位。在图25至图30中，彼此分离恒定距离的弯曲线是指半导体材料的价导带边缘(上部线对应于导带边缘，下部线对应于价带边缘，且其间为禁用间隙)。该等线由直线垂直及水平区段构成，其(另一方面)是指在半导体材料外部且属于不同节点的布线。在图25至图30中，在半导体材料内部的价导带边缘的电位由垂直方向表示，随对应于水平方向的实体方向(x、y及/或z)而变。值得注意的是，在图25至图30中，静电电位及实体方向仅适用于半导体材料内部，且其并不适用于位于半导体材料外部的布线。在图25至图30中，迁移负电荷载流子(亦即，电子)以黑点2551示出，且迁移正电荷载流子(亦即，孔)以圆圈2552示出。此外，在图25至图30中，水平虚线2553示出费米及准费米能级。

图25对应于为p型的第一fet(p型源极及漏极，孔通道)，为n型的第二fet(n型源极及漏极，电子通道)及连接至为(例如)0v的第一逻辑电位的第一栅极节点(亦即输入端)。第一源极节点耦合至为(例如)-1v的第一源极电位，且第二源极节点连接至第一逻辑电位。另一方面，图27涉及输入端连接至为(例如)+5v的第二逻辑电位时的情况。

晶体管的栅极节点被偏压于使得晶体管的通道比栅极节点被偏压于源极节点的电位的情况导电性差的电位时的情境称为栅极节点相对于源极节点反向偏压。栅极节点上的较大反向偏压在下文中称为通道导电性较差的情境。类似地，晶体管的栅极节点被偏压于使得晶体管的通道比栅极节点被偏压于源极节点电位的情况导电性强的电位时的情境在下文中称为栅极节点相对于源极节点正向偏压。栅极节点上的正向偏压在下文中称为通道导电性较强的情境。

在根据图25至图27及图28至图30的半导体逻辑元件中，第一栅极节点上的第一逻辑电位及第二逻辑电位两者皆相对于第一源极节点所偏压于的第一源极电位反向偏压。此外，第二逻辑电位比第一逻辑电位相对于第一源极电位反向偏压大，意谓较之于第一栅极节点被偏压于第二逻辑电位时，第一通道比第一栅极节点被偏压于第一逻辑电位时导电性差。

根据图25至图30的半导体逻辑元件的至关重要操作特征展示于图25中，即，即使处于第一逻辑电位的输入端相对于处于第一源极电位的第一源极节点被反向偏压，第一通道仍导电。可自以下事实推断此情况：在图25中，第一通道掺杂部331包含其中价导带边缘由平坦水平线表示(意谓通道未实质上完全耗尽；价传导边缘中的平坦水平区段通常意谓不存在电位梯度且对应区段未被耗尽)。另一指示为在图25中，对应于用于第一源极(图25中为p型)的多数载流子(图25中为孔)进入第一通道掺杂部331(图25中为p型)中的势垒的垂直距离2593极小，亦即，此障壁仅是归因于对应于高源极/漏极掺杂与较低通道掺杂的类似掺杂类型的中性区域中的掺杂浓度的改变，且因此障壁并不限制第一源极的多数载流子至第一通道且进一步至第一漏极(图25中为p型)的流动。此意谓包含第一漏极及第二栅极的内部节点将被偏压于与第一源极节点相同的电位，亦即第一源极电位(例如，-1v)，且因此内部节点将相对于处于第一逻辑电位(例如，0v)的第二源极节点被反向偏压。根据图25至图30的词语垂直距离及势垒(或仅障壁)在下文中称为电位差的绝对量值，亦即，对应值始终为正且具有量伏特。

图25亦展示根据图25至图30的半导体逻辑元件的另一至关重要操作特征，即，当内部节点与第二源极节点之间的反向偏压使得内部节点处于第一源极电位且第二源极节点处于第一逻辑电位时，则第二通道不导电。可自以下事实推断此情况：第二通道332不包含平坦水平区段，其中价导带边缘将通过平坦水平线呈现(意谓通道实质上完全耗尽)。另一较显著指示为在图25中，对应于用于第二源极(图25中为n型)的多数载流子(图25中为电子)进入第二通道332(图25中为n型)的势垒的垂直距离2594足够大以防止第二源极的多数载流子流动至第二漏极(图25中为n型)。因此，半导体逻辑元件的输出端可处于第一逻辑电位或第二逻辑电位，亦即，将第一逻辑电位施加至输入端意谓半导体逻辑元件不能控制输出端上的电位。

垂直距离2595对应于当输入端处于第一逻辑电位时，第一源极的位于导电第一通道(图25中为p型)底部的多数载流子需要克服以便进入第一栅极(图25中为n型)的中性部分中的势垒。垂直距离2596对应于当输入端处于第一逻辑电位时，第二源极的位于不导电第二通道(图25中为n型)底部的多数载流子需要克服以便进入第二栅极(图25中为p型)的中性部分中的势垒。为使根据图25至图30的半导体逻辑元件起作用，当在两个fet中施加类似栅极至源极反向偏压时，垂直距离2595显著大于垂直距离2596是至关重要的。换言之，第一fet具有较深通道或通道深度比第二fet大以使得当第一源极节点处于第一源极电位时，当第一栅极节点处于第一逻辑电位时，当第二源极节点处于第一逻辑电位时，及当包含第二栅极的内部节点处于第一源极电位时，则第一fet的第一通道导电，且第二fet的第二通道不导电。

在图25中，垂直距离2591对应于第一源极与第一栅极之间的电位差的绝对量值，其等于第一源极电位(例如，-1v)与第一逻辑电位(例如，0v)之间的电位差的绝对量值加内置电压vbi(垂直距离2591为(例如1v+vbi；vbi>0v)。垂直距离2591等于势垒2595与2593的总和。类似地,垂直距离2591等于势垒2596与2594的总和。在图25中，进一步强调，由于在此阶段，输入端不能控制输出端，因此包含布线484的输出端节点可能处于第一逻辑电位(例如，0v)或第二逻辑电位(例如，5v)。在图25中，垂直距离2592对应于第一逻辑电位与第二逻辑电位之间的电位差的绝对量值。

图26对应于包含布线485的输入端节点处于自第一逻辑电位(例如，0v)被牵拉至第二逻辑电位(例如，5v)的处理中时的情境。图26的特定时序完全对应于第一通道(在此情况下为p型)被夹断时(亦即，通道的处于导电阶段与不导电阶段之间的中间阶段)以及改变的输入端电位对第二fet的影响不再可由流经第一通道的电流加以补偿(亦即，内部节点的电位开始经由第一栅极至第一漏极电容及可能经由可选“拖行式”平板电容器490几乎完全遵循输入端(亦即第一栅极节点)的电位)时。此对于第二fet具有以下影响：第二栅极相对于第二源极的反向偏压开始变小。垂直距离2697是指第一栅极节点(亦即，输入端)处于第一逻辑电位时的情境与第一栅极节点处于第一通道夹断时的电位时的情境之间的第一栅极中的电位差的绝对量值。在图26中，垂直距离2695是指当第一通道被夹止时，第一源极的位于第一通道底部的多数载流子需要克服以便进入第一栅极的中性部分中的势垒，亦即，垂直距离2695是指通道夹止时第一fet的通道深度。亦自图26可显而易见，第一通道显著深于第二通道，亦即，垂直距离2695明显比垂直距离2596大。

图27对应于输入端节点已经达到第二逻辑电位(例如，5v)且包含布线483的内部节点已箝位于第一逻辑电位时的情境。箝位是归因于以下事实而发生：若包含第二栅极(在此情况下为p型)的内部节点相对于包含第二源极(在此情况下为n型)的第二源极节点正向偏压，则内部节点将相对于第二源极节点被充电至较低正向偏压，直到正向偏压消失。精确而言，在稳定状态期间，当输入端处于第二逻辑电位时，内部节点实际上相对于第二源极轻微正向偏压，这是由于轻微正向偏压抵消由第一漏极及第二栅极中的反向偏压结收集的暗电流。在图27中，垂直距离2794是指当第二通道导电时，第二源极的多数载流子进入第二通道中的势垒。在图27中，垂直距离2796是指当内部节点已被箝位于第一逻辑电位时，第二源极的位于第二通道底部的多数载流子需要克服以便进入第二栅极的中性部分中的势垒，亦即，垂直距离2796是指内部节点被箝位时第二通道的通道深度。在图27中，垂直距离2798对应于内建电压vbi，其等于势垒2794与势垒2796的总和。在图27中，垂直距离2793是指第一漏极的多数载流子进入第一通道且进一步进入第一源极中的势垒。在图27中，垂直距离2795是指当输入端处于第二逻辑电位时，第一源极的位于不导电第一通道底部的多数载流子需要克服以便进入第一栅极的中性部分中的势垒，亦即，垂直距离2795是指当输入端处于第二逻辑电位时第一通道的通道深度。

可自图27推断，第二通道归因于以下事实而在此阶段导电：第二通道掺杂部332包含平坦水平区段(亦即，通道未完全耗尽)，且势垒2794如此之小(亦即，障壁仅是归因于对应于高源极/漏极掺杂与较低通道掺杂的类似掺杂类型的中性区域中的掺杂浓度的改变)以致其不能阻止第二源极的多数载流子进入第二通道且进一步进入第二漏极(亦即输出端)。第二通道导电的事实意谓输出端节点将被偏压于与第二源极节点相同的电位，即，第一逻辑电位。

类似地，可自图27推断，第一通道归因于以下事实而在此阶段不导电：在第一通道331中不存在平坦水平区段，且势垒2793足够大以防止第一漏极的多数载流子(在此情况下为孔)进入第一通道且进一步进入第一源极中。第一通道不导电的事实意谓内部节点不再偏压于第一源极电位，而相反，内部节点的电位可调适至调整得第二通道导电的电位。

概言之，为使半导体逻辑元件起作用，以下要点至关重要：当输入端设定为第二逻辑电位时，第一通道不导电，这是由于此特征使得内部节点的电位能够自第一源极电位断开，且因此使得内部节点的电位能够调适至调整得第二通道导电的电位，其意谓输出端设定为第一逻辑电位。

可经由第一栅极节点与内部节点之间固有地存在的电容(包含第一栅极与第一漏极之间的电容)及/或经由可选“拖行式”平板电容器(其实际上不须形成通过小间隙分离的两个对置平板)来达成内部节点至将第二通道变换得导电之电位的调适。此外，根据图27，当输入端设定为第二逻辑电位时，甚至在第一栅极节点与内部节点之间无任何电容的情况下，内部节点处的电位亦将安定在第一逻辑电位，这是由于第二栅极与第二源极之间的初始反向偏压将消失且内部节点与第二源极节点之间的电位差将安定至0v，亦即，用于自第二源极至第二栅极的电子的势垒将安定至内建电位vbi。然而，若第一栅极节点(亦即，输入端)与内部节点之间不存在电容，则内部节点的安定时间可能比内部节点经由输入端与输入端节点之间的电容被牵拉至第一逻辑电位时要长得多。由于操作速度对于半导体逻辑元件是重要的，因此利用可选“拖行式”平板电容器可为有益的。以充当对内部节点的屏蔽物的经偏压导体覆盖内部节点亦可为有益的，这是由于以此方式，可防止到内部节点的非所需外部电容耦合。

如前所述，图25至图27对应于第一fet为p型且第二fet为n型时的情境。对于图28至图30情况相反，其中第一fet为n型(n型源极及漏极，电子通道)且第二fet为p型(p型源极及漏极，孔通道)。图28至图30与图25至图27之间的仅有差异为每一p型掺杂原子改变为n型掺杂原子且反之亦然，且电位的极性改变。另外，电平移位可断言至所有电位。其他所有方面保持相同。前述意谓图28为图25的垂直镜像，图29为图26的垂直镜像，且图30为图27的垂直镜像。

在图28中，第一源极节点连接至为例如6v的第一源极电位，第二源极节点连接至为例如5v的第一逻辑电位。当输入端连接至第一逻辑电位(例如，5v)时，第一通道导电，因此将内部节点偏压至第一源极电位(例如，6v)，使得第二通道不导电，其使得输出端能够处于第一逻辑电位(例如，5v)或第二逻辑电位(例如，0v)。另一方面，在图30中，当输入端连接至第二逻辑电位(例如，0v)时，第一通道不导电，使得内部节点调整至致使第二通道导电的电位，因此将输出端偏压于第一逻辑电位(例如，5v)。图29示出初始阶段(当输入端偏压于第一逻辑电位时)与最后阶段(当输入端将偏压于第二逻辑电位时)之间的转变阶段，恰好处于第一通道被夹止时的时刻。

如前所述，图26(或图29)呈现自图25(或图28)中呈现的阶段(其中处于第一逻辑电位的输入端不能控制输出端的电位)至图27(或图30)中呈现的阶段(其中输入端处于第二逻辑电位，从而将输出端设定为第一逻辑电位)的转变。当执行至其他方向的转变时，亦即，当输入端的电位自第二逻辑电位变换至第一逻辑电位时，则关于第二fet的中间阶段将稍有不同，这是由于当输入端相对于第一源极变换至较小反向偏压时，“拖行式”电容(包含固有地预设第一栅极至第一漏极电容及可选平板“拖行式”电容器)将内部节点相对于第二源极推动至较大反向偏压。在此过程中，相对于偏压于第一逻辑电位的第二源极节点，内部节点可相对于第二源极推动至比偏压于第一源极电位的内部节点的反向偏压大的反向偏压。然而，在输入端上的电位相对于第一源极节点达到第一通道的夹止反向偏压时的时刻，则内部节点将经由导电第一通道偏压至第一源极电位。

在对应于图3、图4及图25至图30的实施例中，图3及图4中的第一fet及第二fet两者皆为横向结fet(jfet)。jfet的栅极与源极、漏极及通道形成于半导体材料的相同区域中。此外，jfet通道位于半导体材料内部，亦即，jfet包含内埋式通道。在横向jfet中，电流侧向地在半导体界面下方的平面中流动且相对于表面平行流动(在图3及图4中，沿着x方向)。此外，在对应于图3、图4及图25至图30的半导体逻辑元件中，图3及图4中的第一fet及第二fet为耗尽模式fet。此外，在第一fet中，通道保持在比第二fet中高的栅极至源极反向偏压电平下导电。概言之，在对应于图3、图4及图25至图30的半导体逻辑元件中，第一fet及第二fet为相反类型的耗尽模式横向jfet，且第一fet具有的内埋式通道比第二fet深。

耗尽模式fet一词在下文中是指在栅极连接至与源极相同的电位时通道导电的fet。增强模式fet一词在下文中是指在栅极连接至与源极相同的电位时通道不导电的fet。应注意，在包含辅助栅极的第一fet及第二fet设计中，辅助栅极的偏压可界定晶体管对应于耗尽模式还是增强模式。

内埋式通道fet一词在下文中是指电流的至少一部分及(有益地)所有电流在半导体材料内部流动的通道。通过部署与源极及漏极导电性类型相同的通道掺杂部来实现此情况。在处于导电阶段的jfet中，所有电流固有地在半导体材料内部流动。在处于导电阶段中的内埋式通道cisfet中，可通过恰当地对外部栅极加偏压以使得通道中的迁移电荷载流子(与对应内埋式通道cisfet的源极/漏极中的多数载流子类型相同)被推动离开位于外部栅极下方的界面(在半导体与栅极绝缘层之间)来迫使所有电流在半导体材料内部流动。

又一要点为，在对应于图3、图4及图25至图30的半导体逻辑元件中，第一fet及第二fet包含绕回栅极，亦即，通道通过栅极自四侧约束。在通道的宽度(y方向)显著大于通道的厚度(z方向)的情况下，与通道仅自上方及下方(亦即自两侧)受约束并无大的差异，若通道将在y方向上通过绝缘体渠沟自两侧受约束将为该情况。若通道将通过渠沟在y方向上仅自一侧受约束，则通道将通过栅极自三侧受约束。

在图25至图30中，出于简单性原因，假定第一fet与第二fet是由相同半导体材料形成。因此，若节点的掺杂浓度、掺杂类型及电位匹配，则第一fet及第二fet两者中的价导带边缘的位置匹配。然而，第一fet与第二fet亦可由不同半导体材料制成，且此甚至可为有益的，这是由于以此方式，半导体逻辑元件的效能可较好地优化。此外，假定布线的材料在所有节点中相同，但可自然地在不同布线中利用不同布线材料。

如先前在图1及图2中已提及的，呈现两个半导体逻辑元件，即，两个相反类型的增强模式表面通道cisfet。值得注意的是，传统ccis逻辑仅以此等两个基本半导体逻辑元件实现。图1及图2的右手侧上的半导体逻辑元件(亦即右手侧cisfet)对应于图3及图4中呈现的半导体逻辑元件。图3及图4中的n及p型掺杂互换(亦即，以斜线标示的半导体区域改变为反斜杠且反之亦然)的互补半导体逻辑元件对应于图1及图2的左手侧上呈现的半导体逻辑元件。发明的半导体逻辑元件及/或互补半导体逻辑元件(亦即，一者对应于图25至图27且另一者对应于图28至图30)使得能够实现特定互补逻辑，其在下文中称为经修改标准互补逻辑(mscl)。

传统标准互补逻辑(tscl)一词是指包含对应于以下的一组逻辑元件的互补逻辑电路

-包含栅极、第二导电性类型源极、第二导电性类型漏极及在源极与漏极之间的通道的传统半导体逻辑元件；当源极处于第一输出逻辑电位且栅极处于第一输入逻辑电位时，则通道不导电；当源极处于第一输出逻辑电位且栅极处于第二输入逻辑电位时，则通道导电；以及

-包含栅极、第一导电性类型源极、第一导电性类型漏极及在源极与漏极之间的通道的传统互补半导体逻辑元件；当源极处于互补第一输出逻辑电位且栅极处于互补第一输入逻辑电位时，则通道不导电；当源极处于互补第一输出逻辑电位且栅极处于互补第二输入逻辑电位时，则通道导电；

且其中

-第一输入逻辑电位、第一输出逻辑电位、互补第二输入逻辑电位及互补第二输出逻辑电位在整个前述逻辑元件集合中全部相同且对应于第一逻辑电位，

-第二输入逻辑电位、第二输出逻辑电位、互补第一输入逻辑电位及互补第一输出逻辑电位在整个前述逻辑元件集合中全部相同且对应于第二逻辑电位，且

-在稳定状态期间，处于不同电位的两个节点之间不存在导电路径。

值得注意的是，tscl电路可为较大互补逻辑电路的一部分或不同类型的逻辑及混合模式电路的一部分。

mscl一词是指由包含发明的半导体逻辑元件以及发明的互补半导体逻辑元件及/或传统互补半导体逻辑元件的一组逻辑元件组成的互补逻辑。另外，该组逻辑元件亦可包含传统半导体逻辑元件。此外，在该组逻辑元件中

-当在发明的半导体逻辑元件中，第一类型第一fet的源极处于第一源极电位，第二类型第二fet的源极处于第一输出逻辑电位且第一fet的栅极处于第一输入逻辑电位时，则第一fet的通道导电，且第二fet的通道不导电，

-当在发明的半导体逻辑元件中，第一fet的源极处于第一源极电位，第二fet的源极处于第一输出逻辑电位且第一fet的栅极处于第二输入逻辑电位时，则第一fet的通道不导电，且第二fet的通道导电，

-当在发明的互补半导体逻辑元件(若存在于该组逻辑元件中)中，第二类型互补第一fet的源极处于互补第一源极电位，第一类型互补第二fet的源极处于互补第一输出逻辑电位且互补第一fet的栅极处于互补第一输入逻辑电位时，则互补第一fet的通道导电，且互补第二fet的通道不导电，

-当在发明的互补半导体逻辑元件(若存在于该组逻辑元件中)中，互补第一fet的源极处于互补第一源极电位，互补第二fet的源极处于互补第一输出逻辑电位且互补第一fet的栅极处于互补第二输入逻辑电位时，则互补第一fet的通道不导电，且互补第二fet的通道导电，

-当在传统半导体逻辑元件(包含栅极、第二导电性类型源极、第二导电性类型漏极，及在源极与漏极之间的通道；且若存在于该组逻辑元件中)中，源极处于第一输出逻辑电位且栅极处于第一输入逻辑电位时，则通道不导电，

-当在传统半导体逻辑元件(若存在于该组逻辑元件中)中，源极处于第一输出逻辑电位且栅极处于第二输入逻辑电位时，则通道导电，

-当在传统互补半导体逻辑元件(包含栅极、第一导电性类型源极、第一导电性类型漏极及在源极与漏极之间的通道；且若存在于该组逻辑元件中)，源极处于互补第一输出逻辑电位且栅极处于互补第一输入逻辑电位时，则通道不导电，

-当在传统互补半导体逻辑元件(若存在于该组逻辑元件中)中，源极处于互补第一输出逻辑电位且栅极处于互补第二输入逻辑电位时，则通道导电，

-第一输入逻辑电位、第一输出逻辑电位、互补第二输入逻辑电位及互补第二输出逻辑电位在整个前述逻辑元件集合中全部相同且对应于第一逻辑电位，

-第二输入逻辑电位、第二输出逻辑电位、互补第一输入逻辑电位及互补第一输出逻辑电位在整个前述逻辑元件集合中全部相同且对应于第二逻辑电位，且

-在稳定状态期间，处于不同电位的两个节点之间不存在导电路径。

值得注意的是，mscl电路可替换tscl电路，且mscl电路可为较大互补逻辑电路的一部分或不同类型的逻辑及混合模式电路的一部分。特定言之，mscl可替换对应于tscl的传统ccis逻辑。

关于对应于图25至图30的mscl，强制性要求为自然地，图25至图27的第一逻辑电位对应于图28至图30的第二逻辑电位，且图25至图27的第二逻辑电位对应于图28至图30的第一逻辑电位，亦即，当与图25至图27的半导体逻辑元件相比时，图28至图30的第一逻辑电位与第二逻辑电位互换。另外，需要为互补半导体逻辑元件提供互补第一源极电位(例如，6v)。对应于图25至图30的mscl的其他强制性要求为在发明的半导体逻辑元件中，第一fet中通道夹止时的通道深度大于第二fet中通道夹止时的通道深度，且在发明的互补半导体逻辑元件中，(互补)第一fet中通道夹止时的通道深度大于(互补)第二fet中通道夹止时的通道深度。

在下文中，互补半导体逻辑(cs逻辑)一词用于包含发明的半导体逻辑元件及发明的互补半导体逻辑元件的发明的互补逻辑，其中第一fet、互补第一fet、第二fet及互补第二fet全部由jfet组成(如例如在图25至图30中)。cs逻辑的极有益方面为在第一fet及第二fet中，栅极与源极及漏极形成于相同半导体区域中，亦即，栅极不包含cis堆栈，且因此半导体逻辑元件不受栅极绝缘体电击穿、经由栅极绝缘体的泄漏、栅极绝缘体的厚度及/或k值的变化或门极绝缘体中的绝缘体电荷的堆积(例如，硅中的正氧化物电荷)的影响。此意谓cs逻辑比传统ccis逻辑更耐受制程变化，显著改良制造良率。此亦意谓cs逻辑具有长得多的寿命，且其比传统ccis逻辑更能耐受辐射诱发的软及硬故障，意谓cs逻辑尤其良好地适于如太空的高辐射环境。

当与传统ccis逻辑相比时，cs逻辑的另一大益处为，形成高质量cis堆栈所需的温度可显著高于消除植入损坏以及激活所植入的掺杂剂原子所需的温度，例如，在关于多晶硅硅二氧化硅cis堆栈的硅中为该情况。因此，在此情况下，自制造过程移除cis堆栈处理使得制造的热预算能够得以显著减小。此意谓必须在cis堆栈制造之前植入的掺杂区在省略cis堆栈制造的情况下将显著较少地扩散。掺杂区的较小扩散导致对制造过程中的制程变化的较好控制，从而进一步改良良率且亦促进晶体管缩放。又一优势为cis堆栈制造步骤的缺乏简化且易化制造，当与传统ccis逻辑相比时，其改良的良率至少在一定程度上补偿cs逻辑中所需的较大芯片区域的成本。

使传统ccis逻辑起作用的强制性要求为可在对应于cis堆栈的外部栅极下方的半导体绝缘体(si)界面处建立迁移少数电荷载流子的反转层。为了使得能够形成反转层，需要高质量si界面。然而，许多半导体材料缺乏高质量界面，且因此界面通常钉扎于特定电位，从而阻止形成反转层，意谓此些半导体材料不适合于传统ccis逻辑。因此，仅少量半导体材料(如硅、硅锗及碳化硅)较适合于传统ccis逻辑。cs逻辑的又一极大益处为，不需要高质量界面，意谓可几乎在任何半导体材料中建立cs逻辑。

应注意，亦有可能以如下方式建构对应于图3及图4的半导体逻辑元件：第一源极电位对应于第一输入逻辑电位且第一输出逻辑电位相对于第一输入逻辑电位朝向第二输入逻辑电位移位。举例而言，可根据图3及图4建构基于硅的半导体逻辑元件，其中

-第一导电性类型对应于p型，且第二导电性类型对应于n型，

-通道夹止时的第一通道深度为1.5v，

-通道夹止时的第二通道深度为2v，

-第一源极电位及第一输入逻辑电位对应于0v，

-第二输入逻辑电位对应于5v，且

-第二源极偏压于对应于2v的第一输出逻辑电位。

以此方式，实际上有可能建立其中偏压于第一逻辑电位的第一栅极不相对于第一源极反向偏压且其中第二fet中通道夹止时的通道深度大于第一fet中通道夹止时的通道深度的实施例。若通道夹止时的第二通道深度为1.5v，第一输出逻辑电位为1.5v，且其余方面保持相同，则可建立其中偏压于第一逻辑的第一栅极不相对于第一源极反向偏压且其中通道夹止时第一通道深度与第二通道深度将相同的实施例。

若宽带隙半导体材料用于第一fet中，则可实际上亦利用第一类型增强模式jfet作为第一fet(在增强模式jfet中，夹止时的通道深度发生。在此情况下，偏压于第一输入逻辑电位的第一栅极将需要相对于偏压于第一源极电位的第一源极正向偏压以便建立导电第一通道。应了解，在宽带隙半导体中(如例如在金刚石、氧化镓、氮化镓、碳化硅、氧化锌、硫化锌中)，正向偏压(在偏压于第一输入电位的第一栅极与处于经偏压第一源极电位的第一源极之间)的所需量取决于带隙宽度及通道夹止时的通道深度。在夹止时的通道深度为约1v或大于1v的情况下，归因于正向偏压pn结的功率消耗在室温下应不为问题(无关于正向偏压是否为若干伏特的事实)。即使情况如此，所需正向偏压的大小仍可为几伏特(取决于材料)。

若宽带隙半导体材料用于第二fet中，则当输入端处于第二输入逻辑电位时且当第二源极处于第一输出逻辑电位以便建立导电第二通道时，若可维持内部节点与第二源极之间的足够大正向偏压，则可实际上利用增强模式jfet作为第二fet。可通过在第一漏极掺杂部下方植入中间带隙杂质原子以便产生足够多的暗电流来抵抗正向偏压pn结中的电流产生而达成维持前述正向偏压的可能方式。另一可能性将为在第一fet中比在第二fet中利用实质上较小带隙的材料，其将在第一fet中比在第二fet中导致较高的暗电流产生。

在对应于图3及图4的半导体逻辑元件及其互补半导体逻辑元件的mscl中，第一fet、互补第一fet、第二fet及互补第二fet较佳为耗尽模式jfet。然而，取决于操作温度及形成第一fet、互补第一fet、第二fet及互补第二fet的半导体材料的带隙宽度，有可能在对应于图3及图4的半导体逻辑元件及其互补半导体逻辑元件的mscl中亦利用增强模式fet作为第一fet、互补第一fet、第二fet及/或互补第二fet，但在任何情况下，通道夹止时第一fet中的通道深度必须大于通道夹止时第二fet中的通道深度，且通道夹止时互补第一fet中的通道深度必须大于通道夹止时互补第二fet中的通道深度(此条件主要是归因于以下mscl要求：第一输入逻辑电位对应于第一输出逻辑电位，且第二输入逻辑电位对应于第二输出逻辑电位)。

在对应于图3、图4及图25至图30的mscl中，需要包含较深孔通道的一个p型fet及包含较浅电子通道的一个n型fet替换对应于tscl的传统ccis逻辑中的n型cisfet，且需要包含较深电子通道的一个n型fet及包含较浅孔通道的一个p型fet替换对应于tscl的传统ccis逻辑中的p型cisfet。换言之，在对应于图3、图4及图25至图30的mscl中，需要两个不同n型fet及两个不同p型fet；具有较浅通道的一个n型fet及具有较深通道的一个n型fet以及具有较浅通道的一个p型fet及具有较深通道的一个p型fet。对应于图3、图4及图25至图30的mscl的缺点为需要四个不同类型的通道植入物，其对应于四个掩蔽步骤，从而稍微增大成本。图5及图6示出对应于半导体逻辑元件的本发明的一实施例，其需要较少掩蔽步骤以便构成在包含发明的半导体逻辑元件及发明的互补半导体逻辑元件的mscl中所需的四个不同fet。图6对应于示意性布局，且图5对应于半导体逻辑元件的沿着图6中的虚线671的示意性横截面。

在图5及图6中，在左手侧上的fet对应于第一fet，且在右手侧上的fet对应于第二fet。第一类型第一fet包含对应于第一源极第一导电性类型源极掺杂部511、第一导电性类型第一漏极、第一栅极，以及由第一栅极围绕、位于第一源极与第一漏极之间且对应于第一通道的第一导电性类型掺杂区531。第一栅极包含第二导电性类型栅极掺杂部525及第二导电性类型接点掺杂部615。第一漏极包含第一导电性类型漏极掺杂部543(不包括通道区域531)及第一导电性类型接点掺杂部613。第二类型第二fet包含对应于第二源极的第二导电性类型源极掺杂区512、第二导电性类型第二漏极、第二栅极，以及由第二栅极围绕、位于第二源极与第二漏极之间且对应于第二通道的第二导电性类型掺杂区532。第二栅极包含第一导电性类型栅极掺杂部526及第一导电性类型接点掺杂部616。第二漏极包含第二导电性类型漏极掺杂部544(不包括通道区域532)及第二导电性类型接点掺杂部614。

对应于输入端的第一栅极节点包含第一栅极及相关联布线685。第一源极节点包含第一源极及相关联布线681。第二源极节点包含第二源极及相关联布线682。对应于输出端的第二漏极节点包含第二漏极及相关联布线684。内部节点包含第一漏极、第二栅极及相关联布线683。以与根据图3及图4的半导体逻辑元件中类似的方式，第一源极节点经由布线681连接至第一源极电位，第二源极节点可经由布线682连接至第一输出逻辑电位，且输入端经由布线685连接至第一输入逻辑电位或第二输入逻辑电位。

当输入端连接至第一输入逻辑电位时，第一通道531将导电，且内部节点设定为致使第二通道532不导电的第一源极电位，且因此输出端可处于第一输出逻辑电位或第二输出逻辑电位，亦即，输入端不能控制输出端的电位电平。另一方面，当输入端连接至第二输入逻辑电位时，第一通道531将不导电，从而使得内部节点能够箝位于第一输出逻辑电位，从而致使第二通道532导电，且因此在第二源极节点偏压于第一输出逻辑电位时迫使输出端处于第一输出逻辑电位。换言之，图5及图6的半导体逻辑元件的操作类似于图3及图4的半导体逻辑元件的操作，且因此图25至图30中描述的特殊操作情况亦适用于图5及图6的半导体逻辑元件。

图5及图6的半导体逻辑元件及其互补半导体逻辑元件在应用于mscl中时的益处为，可仅通过布局变化达成两个不同n型fet及两个不同p型fet。通过假定通道区域531与532的掺杂浓度相同但具有相反类型，则与右侧上的第二fet相比时的左侧上的第一fet中的较深通道可简单地通过在如图5中所描绘的布局中向第二fet提供较窄通道而达成。换言之，在对应于mscl的半导体逻辑元件中，在图5中的第二导电性类型第一栅极525的植入屏蔽中存在的间隙比图5中的第一导电性类型第二栅极526的植入屏蔽中的间隙大，从而导致较宽且因此较深的第一导电性类型第一531及较窄且因此较浅的第二导电性类型第二通道532。

在互补(亦即，经相反地掺杂)半导体逻辑元件中，当与图5及图6的半导体逻辑元件相比时，第一类型掺杂区与第二类型掺杂区的掺杂类型互换，第一输入逻辑电位与第二输入逻辑电位互换，且第一输出逻辑电位与第二输出逻辑电位互换，且此外，提供互补第一源极电位。此外，若互补半导体逻辑元件对应于mscl，则通过比图5及图6的半导体逻辑元件中在第二导电性类型第二fet中的第一导电性类型第二栅极526中的间隙大小大的第一导电性类型互补第一栅极中的间隙达成互补第一fet(互补第一fet在互补半导体逻辑元件中具有第二导电性类型)中的第二导电性类型较深通道。相应地，在对应于mscl的互补半导体逻辑元件中，通过比图5及图6的半导体逻辑元件中在第一导电性类型第一fet中的第二导电性类型第一栅极525中的间隙大小窄的第二导电性类型互补栅极中的间隙达成互补第二fet(互补第二fet在互补半导体逻辑元件中具有第一导电性类型)中的第一导电性类型较浅通道。此意谓在对应于图5及图6的mscl中，可通过布局改变建构浅及深通道nfet，浅及深通道pfet亦为此情况。然而，当与图3及图4的半导体逻辑元件相比时，图5及图6的半导体逻辑元件的不利面为较大漏极电阻，其可能减缓操作。

图5及图6的半导体逻辑元件包含垂直jfet作为第一fet及第二fet，意谓通道中的电流沿着垂直于表面的方向流动。再次，缩写jfet是指所有晶体管节点(在此情况下为源极、漏极与门极)形成于半导体材料的相同区域中的fet。另外，两个垂直jfet的栅极为具有相反掺杂类型的环绕栅极。然而，在绝缘体渠沟将栅极切割至单独区段中的情况下，有可能如已经根据图3及4所描述而提供自两侧约束通道的栅极。

应注意，图5及图6的半导体逻辑元件的操作原理对应于图3及图4中呈现的原理，且因此根据图3及图4的实施例解释的内容亦适用于图5及图6的实施例。举例而言，在图5及图6的实施例中利用耗尽模式jfet是有益的，但取决于带隙宽度及温度，亦有可能在第一fet及/或第二fet中利用增强模式jfet。此外，为了实现mscl，需要对应于mscl的图5及图6的半导体逻辑元件及(可能)对应于mscl的互补半导体逻辑元件。对应于mscl的互补半导体逻辑元件可为与图5及图6的实施例互补或与图3及图4的实施例互补或与相容于mscl的任何另一实施例互补的半导体逻辑元件。自然地，此适用于所有半导体逻辑元件：有可能组合对应于一个实施例的一个半导体逻辑元件与对应于另一实施例的互补半导体逻辑元件，除非明确地另有陈述。

在图7及图8中呈现对应于半导体逻辑元件的本发明的一实施例，其中第一fet及第二fet是由两个相反类型内埋式通道横向cisfet形成。图8对应于半导体逻辑元件的示意性布局，且图7对应于半导体逻辑元件的沿着图8的虚线871的示意性横截面。在图7及图8中，左手侧上的fet对应于第一fet，且右手侧上的fet对应于第二fet。

第一类型第一fet包含对应于第一源极的第一导电性类型源极掺杂部711、对应于第一漏极的第一导电性类型漏极掺杂部713、位于第一漏极与第一源极之间且对应于第一通道的第一导电性类型通道掺杂部731，及第一栅极。第一栅极控制第一通道，且其包含外部栅极725、第二导电性类型背栅极掺杂部745及第二导电性类型接点掺杂部715。外部栅极725自上方约束第一通道，且第二导电性类型背栅极掺杂部745自下方约束第一通道。

第二类型第二fet包含对应于第二源极第二导电性类型源极掺杂部712、对应于第二漏极的第二导电性类型漏极掺杂部714、位于第二源极与第二漏极之间且对应于第二通道的第二导电性类型通道掺杂部732，及第二栅极。第二栅极包含外部栅极726、第一导电性类型背栅极掺杂部746及第一导电性类型接点掺杂部716。外部栅极726自上方约束第二通道，且第一导电性类型背栅极掺杂部746自下方约束第二通道。绝缘层161的位于外部栅极与半导体材料之间的部分称为栅极绝缘层或简称为栅极绝缘体。绝缘层161囊封外部栅极(不包括栅极接点开口)。

第一栅极节点对应于输入端，且其包含第一栅极及相关联布线885。第一源极节点包含第一源极及相关联布线881。第二源极节点包含第二源极节点及相关联布线882。输出端包含第二漏极及相关联布线884。内部节点包含第一漏极、第二栅极，及相关联布线883。

以与根据图3及图4的半导体逻辑元件中类似的方式，第一源极节点经由布线881连接至第一源极电位，第二源极节点经由布线882连接至第一输出逻辑电位，且输入端经由布线885连接至第一输入逻辑电位或第二输入逻辑电位。当输入端连接至第一输入逻辑电位时，第一通道731将导电，且内部节点设定为致使第二通道732不导电的第一源极电位，且因此输出端可处于第一输出逻辑电位或第二输出逻辑电位，亦即，输入端不能控制输出端的电位电平。另一方面，当输入端连接至第二输入逻辑电位时，第一通道731将不导电，从而使得当第二源极偏压于第一输出逻辑电位时，内部节点能够箝位于第一输出逻辑电位，从而致使第二通道732导电且因此迫使输出端处于第一输出逻辑电位。

在其中栅极包含外部栅极以及背栅极掺杂部的实施例中，通道深度一词是指源极/漏极的位于通道底部的多数电荷载流子需要克服以便进入背栅极掺杂部的中性区域中的势垒。在关于图7及图8的互补半导体逻辑元件中，当与图7及图8的半导体逻辑元件相比时，第一类型掺杂区与第二类型掺杂区的掺杂类型互换，第一输入逻辑电位与第二输入逻辑电位互换，第一输出逻辑电位与第二输出逻辑电位互换，且此外，提供互补第一源极电位。

基于图7及图8的前文描述，图7及图8的半导体逻辑元件的操作类似于图3及图4或图5及图6的半导体逻辑元件的操作，且因此根据图3及图4的实施例解释的内容亦适用于图7及图8的实施例。举例而言，在图7及图8的实施例中利用耗尽模式内埋式通道cisfet是有益的，但取决于带隙宽度及温度，亦有可能在第一fet及/或第二fet中利用增强模式内埋式通道cisfet。此外，根据图25至图30描述的mscl操作亦可用于图7及图8的半导体逻辑元件中。为了实现对应于图7及图8的mscl，需要图7及图8的半导体逻辑元件与mscl兼容且互补半导体逻辑元件与mscl兼容或传统半导体逻辑元件与mscl相容。如同其他实施例的情况，图7及图8的半导体逻辑元件可与根据其他实施例的互补半导体逻辑元件配对，除非另外陈述。以此方式，可产生与mscl兼容或不兼容的互补电路。在图7及图8的半导体逻辑元件对应于mscl的情况下，第一fet的通道必须自然地比第二fet的通道深。

在下文中，第一种类的经修改ccis逻辑一词用于包含发明的半导体逻辑元件及发明的互补半导体逻辑元件的发明的互补逻辑，其中

-第一fet、互补第一fet、第二fet及互补第二fet全部由cisfet组成，

-在半导体逻辑元件中，当第二源极处于第一输出逻辑电位且输入端处于第二输入逻辑电位时，内部节点箝位于第一输出逻辑电位，

-在互补半导体逻辑元件中，当第二源极处于互补第一输出逻辑电位且输入端处于互补第二输出端电位时，内部节点箝位于互补第一输出逻辑电位。

此(例如)具有以下优势：在需要低噪声内埋式通道cisfet用于低噪声模拟集成电路(ic)的情况下，不需要建立单独传统ccis逻辑，而替代地，基于内埋式通道cisfet，有可能建立第一种类的经修改ccis逻辑以便起到所需逻辑功能。

第一种类的经修改ccis逻辑的另一优势为(例如)在需要传统ccis逻辑用于混合模式芯片(亦即，并有数字及模拟功能两者的芯片)的数字部分且需要以较高电位范围操作的额外逻辑用于混合模式芯片的模拟部分的情况下，可扩展传统ccis逻辑的电压范围。在此情况下，通常需要两个传统ccis逻辑配置(例如，用于芯片的数字部分的在1.8v操作的传统ccis逻辑及用于芯片的模拟部分的在3.3或5v操作的传统ccis逻辑)，从而需要处理具有不同厚度的两个栅极绝缘层。此外，形成高质量栅极绝缘体通常需要在高温下进行处理。问题为所需的两个不同栅极绝缘体增大复杂度及制造成本，且增大热预算，从而增大半导体装置的设计复杂度。

本发明使得能够在较高电压(例如，3.3或5v)半导体逻辑元件中利用低电压(例如，1.8v)传统ccis逻辑的栅极绝缘体，因此移除制造不同厚度的两个不同栅极绝缘体的需要。此降低制造复杂性及成本，且减少热预算。因此，半导体装置的设计复杂度亦减小。为使此方法起作用，极可能有必要将源极及漏极置放得进一步远离栅极边缘，但这是简单易行的，对于内埋式通道晶体管(这在图7及图8呈现的示意性图式中未展示，但其在(例如)图39及图40中强调)尤其如此。

除图3至图8的实施例的若干优势之外，其常见特征为其可能比图1及图2的传统表面通道cisfet慢，这是因为在表面通道cisfet中，通道包含栅极绝缘层愈薄，则在给定栅极节点至源极节点正向偏压下具有愈多迁移电荷载流子的反转层。因此，薄栅极绝缘体使得能够将大量迁移电荷载流子封装至反转层中，从而形成导致高度导电通道的表面通道。此实现输出端的电容的快速充电，从而导致快速操作。亦应注意，表面通道中的迁移电荷载流子的共享量超出表面通道中的较低迁移率与内埋式通道中的迁移率(表面通道中的迁移率为内埋式通道中的迁移率的约一半)。

图37及图38示出对应于包含两个相反类型横向cisfet的半导体逻辑元件的本发明的一实施例，其中左手侧上的第一fet对应于横向内埋式通道cisfet，其中外部栅极与背栅极掺杂部连接在一起作为第一栅极节点(亦即，输入端)。第一fet较佳为耗尽模式fet，但若带隙宽度及温度足够，增强模式内埋式通道cisfet亦是可能的。右手侧上的第二fet对应于横向增强模式表面通道cisfet，其中包含辅助栅极。图38对应于半导体逻辑元件的示意性布局，且沿着虚线3871的横截面对应于图37中呈现的示意性横截面。在图37及图38中，关于第一fet(其中第一导电性类型第一通道掺杂部731位于第一导电性类型源极掺杂部711与第一导电性类型漏极掺杂部713之间)示出第一源极711与第一漏极713可置放得进一步远离外部栅极725以便增大内埋式通道fet的电压处置容量。尽管存在此事实，但图37及图38的第一fet的操作类似于图7及图8的第一fet的操作。在图37及图38中，亦关于第二fet示出下部经掺杂源极延伸掺杂部3712及下部经掺杂漏极延伸掺杂部3714可经部署以便增大表面通道fet的电压处置容量及/或以便降低第二栅极至第二源极/漏极电容。表面通道fet的电压处置容量亦可通过将喷射植入物并入至背栅极掺杂部中而得以增大，喷射植入物与背栅极掺杂部为相同导电性类型，但喷射植入物未在图37中加以示出，但其将被有益地利用。

在图37中，第二fet包含位于第二源极(包含源极延伸掺杂部3712)与漏极(包含漏极延伸掺杂部3714)之间且对应于第二通道的表面通道3732、对应于第二栅极的外部栅极726及额外辅助栅极。辅助栅极包含第一导电性类型背栅极掺杂部3748及第一导电性类型接点掺杂部3718。辅助栅极节点包含辅助栅极及相关联布线3888。内部节点包含第二栅极、第一导电性类型第一漏极掺杂部713及相关联布线3883。包括第一栅极的第一fet描述于图7及图8的描述中。输入端包含第一栅极及相关联布线885。在内部节点与输入端之间存在可选“拖行式”平板电容器3890。第一源极节点包含第一导电性类型第一源极掺杂部711及相关联布线881。第二源极节点包含第二导电性类型第二源极掺杂部712及相关联布线882。

在操作期间，第一源极节点耦合至第一源极电位，第二源极节点可耦合至第一输出逻辑电位，辅助栅极节点耦合至合适辅助栅极节点电位，且输入端耦合至第一输入逻辑电位或第二输入逻辑电位。当输入端连接至第一输入逻辑电位时，第一通道(对应于第一通道掺杂部731)将导电，且内部节点设定为致使第二通道(对应于第二通道3732)不导电(无关于第二源极处于第一还是第二输出逻辑电位的事实)的第一源极电位，且因此输出端可处于第一输出逻辑电位或第二输出逻辑电位，亦即，输入端不能控制输出端的电位电平。另一方面，当输入端连接至第二输入逻辑电位且第二源极连接至第一输出逻辑电位时，第一通道将不导电，从而使得内部节点能够安定至致使第二通道导电的电位且因此迫使输出端处于第一输出逻辑电位。

作为事实，将通过对应于垂直距离2795的第一通道的通道深度及对应于垂直距离2793的用于迁移第一导电性类型电荷载流子的自第一漏极至第一源极的障壁界定内部节点的电位。因此，当输入端处于第二输入逻辑电位时，内部节点的电位安定至准热平衡，亦即，对应于垂直距离2793的障壁的高度安定至使得由第一漏极收集的所有热产生迁移第一导电性类型电荷载流子能够经由对应于垂直距离2793的障壁自第一漏极以热方式发出且由第一源极收集。

通过恰当地调整辅助栅极节点的电位、第一源极电位、第一输入逻辑电位、第二输入逻辑电位、第一输出逻辑电位、第二输出逻辑电位，且通过恰当地设计图37及图38的半导体逻辑元件，可保证当输入端处于第二输入逻辑电位时，第二fet的表面通道导电，亦即，建立迁移第二导电性类型电荷载流子的反转层(在下文中称为第二类型反转层)。此在任何实际情况下或多或少需要包含第二栅极的内部节点相对于第二源极节点足够正向偏压以便使第二通道导电。在第二fet中，当输入端偏压于第二输入逻辑电位时，归因于以下事实而实现内部节点与第二源极节点之间的正向偏压：第二栅极仅对应于外部栅极，且因此内部节点至第一输出逻辑电位的箝位得以避免。

此外，当输入端处于第一输入逻辑电位时，内部节点与第二源极节点之间的偏压使得第二通道不导电为强制性要求。取决于辅助栅极节点电位、第一源极电位、第一输入逻辑电位、第二输入逻辑电位、第一输出逻辑电位及第二输出逻辑电位，当输入端偏压于第一输入逻辑电位时，实际上有可能在外部栅极726下方建立迁移第一导电性类型电荷载流子的累积层(在下文中称为第一类型累积层)。该第一类型累积层的益处为当输入端处于第一输入逻辑电位时，其防止任何第二导电性类型漏电流流过第二通道(自第二源极至第二漏极)。

在其中表面通道cisfet对应于第二fet且包含对应于背栅极掺杂部的辅助栅极的图37及图38的实施例中，第二通道由栅极自上方控制/约束且由辅助栅极自下方控制/约束。特此在fet中定义临限电压一词，当辅助栅极上的电位影响通道的电位配置时，其替代通道深度一词而利用。临限电压对应于通道夹止发生时的栅极至源极偏压，且其在图37及图38的实施例中取决于相对于源极电位的栅极节点电位及辅助栅极节点电位两者，亦即，辅助栅极节点电位的改变导致临限电压的改变。

如前所述，在图37及图38的实施例中，当第二通道导电，亦即处于通道夹止时，对应于外部栅极的第二栅极几乎在任何实际情况下均必须相对于第二源极正向偏压，第二栅极相对于第二源极正向偏压。然而，使对应于背栅极掺杂部的辅助栅极相对于源极正向偏压通常不可行(除非正向偏压的带隙、温度及量值的组合致能低于功率消耗规范的操作)。通过相对于源极节点增大辅助栅极节点的反向偏压，有可能增大临限电压的绝对量值。在图37及图38的实施例中，第二fet的临限电压的绝对量值愈高，通道中的反转愈弱，亦即，若第二源极永久地偏压于第一输出逻辑电位，则使包含布线3888的辅助栅极节点连接至包含布线882的第二源极节点实际上是有益的。

在对应于图3至图8的实施例中，第一fet中的临限电压(若在此等实施例中将利用临限电压一词)的绝对量值将实际上对应于夹止时的通道深度(参考图26中的2695)与源极至通道障壁电位(参考图26中的2593)的总和，自源极至通道障壁电位减去内建式电位(从而假定布线材料在每一节点中相同，意谓布线包含类似的费米能级)。

概言之，第二fet包含对应于背栅极掺杂部的辅助栅极的事实意谓第二通道通过第二栅极仅自一侧(亦即，自上方)进行控制/约束。此外，第二fet的第二栅极仅对应于外部栅极的事实意谓当输入端处于第二输入逻辑电位且第二源极节点处于第一输出逻辑电位时，内部节点不箝位于第一输出逻辑电位。基于根据图37及图38的描述，对应半导体逻辑元件的操作类似于图3至图8的半导体逻辑元件的操作，例外之处为第二fet为增强模式晶体管，第二fet包含表面通道及辅助栅极，第二fet的临限电压可用辅助栅极节点上的电位加以调整，且当输入端处于第二输入逻辑电位时且当第二源极处于第一输出逻辑电位时，内部节点不箝位于第一输出逻辑电位。应注意，虽有此等例外，对应于图25至图30的mscl操作亦适用于图37及图38的半导体逻辑元件，亦即，图37及图38的半导体逻辑元件与mscl相容。

值得注意的是，在根据图37及图38的mscl配置中，第一源极电位可与第一逻辑电位相同，这是因为第二fet为增强模式fet(偏压于第一源极电位的第一源极可实际上甚至相对于偏压于第一逻辑电位的第一栅极正向偏压，若第一及第二fet中的温度、带隙宽度以及第二fet的临限电压致能此情况)。亦应了解，不可能用具有连接在一起作为第一栅极的栅极及背栅极掺杂部的表面通道cisfet替换图37及图38的半导体逻辑元件中的第一fet，这是由于通道深度可能不合理地大，除非存在正确极性的足够大量的栅极绝缘体电荷及/或除非半导体与形成外部栅极的材料中的功函数的差异具有正确极性且差异的量值与带隙相比时足够大。类似地，在其中第二fet对应于表面通道cisfet的本发明的实施例中，外部栅极与背栅极掺杂部不可连接在一起作为第二栅极，这是由于通道深度可能不合理地大，除非存在正确极性的足够大量的栅极绝缘体电荷及/或除非半导体与形成外部栅极的材料中的功函数的差异具有正确极性且差异的量值与带隙相比时足够大。

在下文中，第二种类的经修改ccis逻辑一词用于包含发明的半导体逻辑元件及发明的互补半导体逻辑元件的发明的互补逻辑，其中

-第一fet、第二fet、互补第一fet及互补第二fet全部为cisfet，

-在第二fet中，第二栅极对应于外部栅极

-在互补第二fet中，第二栅极对应于外部栅极

-在半导体逻辑元件中，当输入端处于第二输入逻辑电位且第二源极处于第一输出端逻辑电位时，内部节点不箝位于第一输出逻辑电位，且

-在互补半导体逻辑元件中，当输入端处于互补第二输入逻辑电位且第二源极处于互补第一输出逻辑电位时，内部节点不箝位于互补第一输出逻辑电位。

图37及图38的半导体逻辑元件及其互补半导体逻辑元件(在互补半导体逻辑元件中，当与图37及图38的半导体逻辑元件相比时，第一类型掺杂区与第二类型掺杂区的掺杂类型互换，第一输入逻辑电位与第二输入逻辑电位互换，且第一输出逻辑电位与第二输出逻辑电位互换，且此外，提供互补第一源极电位)使得能够实现第二种类的经修改ccis逻辑，其中不发生内部节点的箝位。

其中第二fet及互补第二fet两者皆对应于表面通道fet的第二种类经修改ccis逻辑的优势为，归因于第二fet的表面通道配置，大量迁移第二导电性类型电荷载流子可封装于对应于第二通道的第二类型反转层中，意谓在包括可选“平板电容器”的总“拖行式”电容合理地小的情况下，可达成高操作速度。其中第二fet及互补第二fet两者皆对应于表面通道fet的第二种类经修改ccis逻辑的另一益处为跨越第二fet中的栅极绝缘体的最高电场值始终小于跨越传统ccis逻辑中的栅极绝缘体(特征在于第一输出逻辑电位与第二输入逻辑电位之间的类似电位差)的最高电场值，且因此在第二种类经修改ccis逻辑中较之于在对应传统ccis逻辑中实现较薄栅极绝缘体，其中第二fet及互补第二fet两者皆对应于表面通道fet。

值得注意的是，在其中第二fet及互补第二fet两者皆对应于表面通道fet的第二种类经修改ccis逻辑中，同时实现薄栅极绝缘层、高操作电压及高速的组合。换言之，可利用对应于低电压(例如，1.8v)数字传统ccis逻辑的表面通道cisfet的薄栅极绝缘层以便产生较高电压(例如，3.3v或5v)高速逻辑以待用于混合模式芯片的模拟部分中。因此，不必要制造具有不同栅极绝缘体厚度的两个栅极绝缘层同时仍使得能够形成快速低及高电压逻辑，其显著降低制造复杂性及成本且降低半导体装置的设计复杂度。

在其中第二fet及互补第二fet两者皆对应于表面通道fet的第二种类经修改ccis逻辑中，需要四个不同fet：两个相反类型表面通道fet及两个相反类型内埋式通道fet。然而，可通过移除第一导电性类型通道掺杂部且通过提供第一导电性类型源极及漏极延伸掺杂部而自第一fet实现表面通道互补第二fet。类似地，可通过移除第二导电性类型源极及漏极延伸掺杂部且通过提供第二导电性类型通道掺杂部而自第二fet实现互补第一fet。另一选项将为在表面通道fet及内埋式通道fet两者中简单地使用源极及漏极延伸部。

值得注意的是，在图37及图38的实施例中，可例如用以下中的一个替换第一fet：

-耗尽模式结型场效应晶体管，其包含至少自两侧(特定言之自上方及下方)约束通道的栅极，或

-耗尽模式导体半导体场效应晶体管，其中栅极对应于肖特基栅极及背栅极掺杂部，或

-耗尽模式导体绝缘体半导体场效应晶体管，包含对应于辅助栅极的外部栅极，其被配置以偏压以使得迁移第二导电性类型电荷载流子层在第一fet的外部栅极下方建立于绝缘体半导体界面处而无关于输入端被偏压于第一输入逻辑电位还是第二输入逻辑电位的事实，且该迁移第二导电性类型电荷载流子层充当第一栅极的一部分且自第二导电性类型背栅极掺杂部的相反侧控制第一通道(进一步参考图31的实施例)。

图40对应于发明的半导体逻辑元件的示意性布局，且沿着虚线4071的横截面对应于图39中呈现的示意性横截面。图39及图40示出对应于半导体逻辑元件的本发明的一实施例，其中对应于图37及图38的表面通道第二类型cisfet已由并有位于第二源极712与第二漏极714之间的第二导电性类型通道掺杂部732的第二类型cisfet替换。换言之，在图39及图40的实施例中，第一fet对应于图37及图38的实施例的第一fet，亦即，第一fet对应于内埋式通道第一类型cisfet，其中外部栅极与背栅极掺杂部连接在一起作为第一栅极。图39及图40的半导体逻辑元件与mscl相容。另外，图39及图40的半导体逻辑元件及其互补半导体逻辑元件使得能够实现第二种类经修改ccis逻辑，其中不发生内部节点的箝位，这是由于在第二fet及互补第二fet中，第二栅极仅包含外部栅极。

在根据图39及图40的本发明的实施例中，其中第二fet对应于第二类型cisfet，其具有低量第二类型通道掺杂以使得其为增强类型，则图39及40的第二fet的情境实际上对应于在图37及图38的描述中论述的表面通道cisfet，亦即，在对应mscl配置中，第一源极电位可与第一输入逻辑电位相同。此外，在其中第二fet取决于温度、第二fet的临限电压以及第一fet中的半导体材料的带隙宽度而为增强模式场效应晶体管的mscl中，甚至有可能第一源极电位将处于第一逻辑电位与第二逻辑电位之间(亦即，处于第一逻辑电位的第一栅极将相对于处于第一源极电位的第一源极正向偏压，且此外，处于第一源极电位的内部节点将相对于处于第一逻辑电位的第二源极正向偏压)，进一步论述亦见图87b及对应描述。应注意，在mscl配置中，当第二fet为耗尽模式场效应晶体管时，则偏压于第一或第二逻辑电位的第一栅极必须相对于偏压于第一源极电位的第一源极反向偏压以便建立不导电第二通道，亦即，在此情况下，第一源极电位不可在第一逻辑电位与第二逻辑电位之间。

关于与mscl相容的图39及图40的实施例，在当辅助栅极处于与第二源极相同的电位时第二fet中的第二导电性类型通道掺杂的量对应于耗尽模式内埋式通道cisfet的情况下及第一源极电位对应于第一逻辑电位的情况下，则辅助栅极上的电位应调整为足够大的反向偏压以便将第二fet变换为增强模式场效应晶体管。在此情况下，图39及图40的实施例中的第一fet必须为耗尽模式第一类型场效应晶体管。

如已经根据图37及图38的实施例所解释，在辅助栅极上的电位影响通道的情况下，替代通道深度使用临限电压一词，当第二fet为增强模式场效应晶体管时且当输入端处于第二输入逻辑电位时(亦即，当内部节点相对于第二源极正向偏压时)为该情况。

在对应于图39及图40的第二种类经修改ccis逻辑中，有可能利用来自互补半导体逻辑元件的第二导电性类型互补第一fet作为图39及图40的半导体逻辑元件中的第二类型第二fet，其中临限电压的所需较小绝对值通过在辅助栅极节点上相对于第二源极节点施加适当地大的反向偏压而达成。因此，在对应于图39及图40的第二种类经修改ccis逻辑中，仅需要一个第一类型及一个第二类型cisfet。

当在图39及图40的实施例中，输入端处于第二输入逻辑电位且第二源极处于第一输出逻辑电位时，第二fet中的第二通道在第二导电性类型通道掺杂部732中且较佳地亦在并有迁移第二导电性类型电荷载流子的累积层(在下文中称为第二类型累积层)中包含迁移第二导电性类型电荷载流子。实际上，第二通道中的第二导电性类型通道掺杂的量愈小，位于第二类型累积层及第二类型通道掺杂部两者中的迁移第二导电性类型电荷载流子的总量愈大。迁移第二导电性类型电荷载流子的总量愈大，半导体逻辑元件的操作愈快(亦即，输出端的总电容充电较快)。然而，此量较之于图37及图38的实施例(仅在第二类型反转层中包含迁移第二导电性类型电荷载流子)在图39及图40的实施例中较小，且因此图39及图40的实施例比图37及图38中的实施例慢。

图39及图40的半导体逻辑元件亦可被配置而使得当输入端处于第一输入逻辑电位时(亦即，当第二通道不导电时)，将存在包含在为第二栅极的部分的外部栅极726下方的迁移第一导电性类型电荷载流子的反转层(在下文中称为第一类型反转层)。

亦应注意，关于处于导电状态的图37至图40的半导体逻辑元件，在第一导电性类型通道掺杂部731(位于第一源极与第一漏极之间)中存在的迁移第一导电性类型电荷载流子比在包含第二类型反转层或第二类型累积层的第二通道中存在的迁移第二导电性类型电荷载流子少。换言之，在此情况下，在导电阶段，图37至图40的第二fet可能比第一fet显著更导电且因此更快。然而，这与操作速度相关性极小，这是由于第二fet的最大电导率实质上比第一fet的最大电导率更重要。这是归因于以下事实：可流过第二fet的电流比可流过第一fet的电流更多(仅单一内部节点的电容经由第一通道充电，而数十个内部节点可经由第二fet充电)。另一观测结果为尽管对应于第二种类经修改ccis逻辑的图37至图40的非箝位半导体逻辑元件比对应于第一种类经修改ccis逻辑的图7及图8的箝位半导体逻辑元件更快，但图37至图40的半导体逻辑元件具有缺点：可能需要比图7及图8的半导体逻辑元件中厚的栅极绝缘层。

至此呈现的根据图3至图8及图37至图40的半导体逻辑元件已基于soi架构。尽管soi架构自逻辑ic观点观之为有益的，但其增大制造成本且其可能在需要厚半导体基体的一些模拟应用中非所需。图21及图22示出本发明的一实施例，其中半导体逻辑元件形成于厚半导体基体100的顶部上。在图21及图22中，在左手侧上的第一fet为第一类型耗尽模式内埋式通道cisfet。在右手侧上的第二fet为与图37及图38的实施例中的第二fet类似地操作的第二类型表面通道cisfet。第一fet及第二fet两者皆包含辅助栅极。

在图21及图22中，第一fet的第一辅助栅极包含第二导电性类型背栅极掺杂部2147及第二导电性类型接点掺杂部2217。第一辅助栅极节点包含第一辅助栅极及相关联布线2287。类似地，第二fet的第二辅助栅极包含第一导电性类型背栅极掺杂部2148及第二导电性类型接点掺杂部2218。第二辅助栅极节点包含第二辅助栅极及相关联布线2288。第一栅极包含外部栅极725，且第一栅极节点包含第一栅极及相关联布线2285。第二栅极包含外部栅极726。内部节点包含第一漏极713、第二栅极及相关联布线2283。在输入端与内部节点之间存在可选“拖行式”平板电容器2290。第一栅极自上方控制/约束第一通道掺杂部731，第一辅助栅极自下方控制/约束该第一通道，第二栅极自上方控制/约束第二通道2132(为表面通道)，且第二辅助栅极自下方控制/约束该第二通道。第一通道掺杂部731位于第一导电性类型第一源极掺杂部711与第一导电性类型第一漏极掺杂部713之间。对应于表面通道的第二通道2132位于第二导电性类型第二源极掺杂部712与第二导电性类型第二漏极掺杂部714之间。

考虑下一情况，其中图21及图22的半导体逻辑元件与mscl兼容且其中半导体逻辑元件中的第一导电性类型为p型。在第一输入及输出逻辑电位为0v的情况下，在第二输入及输出逻辑电位为5v的情况下及在第一源极电位为-1v的情况下，则第一辅助栅极节点可连接至(例如)5v(或6v)，且第二辅助栅极节点可连接至(例如)0v(或-1v)。因此，在互补半导体逻辑元件中，第一输入及输出逻辑电位将为5v，第二输入及输出逻辑电位将为0v，且第一源极电位在n型第一源极掺杂部中可为6v。在互补半导体逻辑元件中，互补第一辅助栅极节点(互补第一辅助栅极为第一导电性类型)可连接至0v(或-1v)，且互补第二辅助栅极节点(互补第二辅助栅极为第二导电性类型)可连接至5v(或6v)。若基体100为p型，则其可连接至(例如)0v(或-1v)，或若其为n型，则其可连接至(例如)5v(或6v)。

图21及图22的半导体逻辑元件及其互补半导体逻辑元件使得能够实现第二种类经修改ccis逻辑，这是由于半导体逻辑元件及互补半导体逻辑元件为非箝位类型。图21及图22中所示出的配置的不利面为由于第一栅极及第二栅极仅自一侧控制/约束通道，因此第一及第二栅极上的电位对通道电位具有较小影响且因此第一与第二输入逻辑电位之间以及第一输出逻辑电位与第一源极电位之间必须使用较大的分离。换言之，栅极绝缘层中的最大电场值将高于至少自两个方向控制/约束通道的情况，除非此效果由较厚栅极绝缘层补偿。应注意，在图21及图22的半导体逻辑元件中，有可能移除辅助栅极中与半导体基体100导电性类型相同的背栅极掺杂部及接点掺杂部以及对应辅助栅极节点(若该基体具有合适掺杂浓度)。然而，额外辅助栅极提供利用较低基体掺杂的可能性，其提供设计根据图21及图22的第二种类经修改ccis逻辑的更大灵活性且促进将低电压传统ccis逻辑整合至相同芯片。

在图21及图22的实施例中，不可能使用自上方及下方约束通道的栅极，这是由于需要对应于辅助栅极的背栅极掺杂部2147及2148以便提供对第一及第二cisfet的绝缘，亦即，背栅极掺杂部2147及2148为soi层及渠沟的取代。若将使用绕回cis栅极或finfet栅极(见图82a、图82b、图83a及图83b)，将达成对通道的较好控制，但此等比图21及图22的平面cis栅极配置更难实现。此外，在图21及图22的实施例中，不可能使用辅助栅极节点电位来调整临限电压(只要辅助栅极上的电位对通道具有影响，即可利用临限电压一词替代通道深度)。在未建置于soi结构上的半导体逻辑元件中，可通过利用自至少两个侧约束通道的栅极改良对的控制，其允许使用比图21及图22的实施例中薄的栅极绝缘层。然而，在此情况下，需要两个深阱掺杂以便提供所需绝缘。适用于mscl及第一种类经修改ccis逻辑的本发明的两个此等实施例示出于图17至图20中。

图17示出示意性横截面，且图18为本发明的一实施例的示意性布局，其中半导体逻辑元件包含额外绝缘阱掺杂部。在图17中，如在每一实施例中，第一fet在左手侧上且第二fet在右手侧上。在图17及图18中，存在围封第二导电性类型背栅极掺杂部745(其属于第一栅极)的第一导电性类型第一绝缘阱掺杂部959。相应地第二导电性类型第二绝缘阱掺杂部950围封第一导电性类型背栅极掺杂部746(其属于第二栅极)。第一绝缘节点包含第一绝缘阱掺杂部、第一导电性类型第一接点掺杂部1019及相关联布线1089。类似地，第二绝缘节点包含第二绝缘阱掺杂部、第二导电性类型第二接点掺杂部1010及相关联布线1080。在图18中，沿着虚线1871的横截面对应于图17。

除具有soi及渠沟绝缘与阱绝缘相比时的差异之外，图7及图8的半导体逻辑元件及其操作类似于图17及图18的半导体逻辑元件的操作。在第一导电性类型为p型的情况下，则包含p型绝缘阱掺杂部的第一绝缘节点1089可连接至(例如)0v(或-1v)，且包含n型绝缘阱掺杂部的第二绝缘节点1080可连接至(例如)5v(或6v)。以与互补半导体逻辑元件中类似的方式，包含n型绝缘阱掺杂部的互补第一绝缘节点可连接至5v(或6v)，且包含p型绝缘阱掺杂部的互补第二绝缘节点可连接至0v(或-1v)。

应注意，在图17及图18的半导体逻辑元件中，若基体具有合适掺杂浓度，则有可能移除与半导体基体100导电性类型相同的绝缘阱掺杂部。然而，额外绝缘阱掺杂部提供利用较低基体掺杂的可能性，其提供用于设计第一种类经修改ccis逻辑的更大灵活性且促进将低电压传统ccis逻辑整合至相同芯片。

图19示出示意性横截面，且图20示出对应于半导体逻辑元件的本发明的一实施例的示意性布局，其中第一导电性类型背栅极掺杂部746由第二导电性类型背栅极掺杂部1145围封，其第二导电性类型背栅极掺杂部1145进一步由第一导电性类型隔离阱1159围封。换言之，位于左手上的第一fet的第一栅极实际上达到位于右手侧上的第二fet下方。绝缘节点包含第一导电性类型绝缘阱掺杂部1159、第一导电性类型接点掺杂部1219及相关联布线1289。第一栅极包含背栅极掺杂部1145、第二导电性类型接点掺杂部1215及外部栅极725。第二栅极包含背栅极掺杂部746、第一导电性类型接点掺杂部716及外部栅极726。输入端包含第一栅极及相关联布线2085。内部节点包含第一漏极713、第二栅极及相关联布线883。第一导电性类型第一通道掺杂部731位于第一导电性类型第一源极掺杂部711与第一导电性类型第一漏极掺杂部713之间。第二导电性类型第二通道掺杂部732位于第二导电性类型第二源极掺杂部712与第二导电性类型第二漏极掺杂部714之间。可选“拖行式”平板电容器2090连接于输入端与内部节点之间。沿着虚线2071的横截面对应于图19。

图19及图20的半导体逻辑元件适用于mscl及第一种类经修改ccis逻辑。值得注意的是，通过背栅极掺杂部1145围封背栅极掺杂部746的配置是可能的原因是归因于以下事实：当处于第一输入逻辑电位的第一栅极不相对于处于第一源极电位的第一源极正向偏压时，背栅极掺杂部从未相对于彼此正向偏压。亦应注意，在图19及图20的半导体逻辑元件中或在经相反掺杂的互补半导体逻辑元件中，在绝缘阱掺杂部与半导体基体100导电性类型相同的情况下及在基体具有合适掺杂浓度的情况下，有可能移除绝缘阱掺杂部及对应绝缘节点。然而，额外绝缘阱掺杂部提供利用较低基体掺杂的可能性，从而提供设计第一种类经修改ccis逻辑的更大灵活性且促进将低电压传统ccis逻辑整合至相同芯片。

当与图17及图18的半导体逻辑元件相比时，图19及图20的半导体逻辑元件的益处为其需要较少区域。另一益处为在输入端与内部节点之间(亦即，在第一栅极与第二栅极之间)固有地存在相对较大电容，且因此存在对于单独可选“拖行式”平板电容器的较少需要。不包括单独平板电容器简化制造且降低制造成本。

图10示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图9示出半导体逻辑元件的沿着图10的虚线1071的示意性横截面。图9及图10的半导体逻辑元件是基于图3及图4的横向环绕内埋式通道耗尽模式jfet配置以及如根据图17及图18解释的绝缘阱掺杂部950及959，亦即，第一及第二栅极由绝缘阱掺杂部囊封。图9及图10的半导体逻辑元件的操作原理与图3及图4的半导体逻辑元件的操作原理相同。此意谓图9及图10的实施例与根据图25至图30所呈现的mscl相容。图9及图10的半导体逻辑元件亦与cs逻辑兼容。

图12示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图11示出半导体逻辑元件的沿着图12的虚线1271的示意性横截面。图11及图12的半导体逻辑元件是基于图3及图4的横向环绕栅极jfet配置以及第一导电性类型下部栅极掺杂部346在第二导电性类型下部栅极掺杂部1145内部的囊封及如根据图19及图20解释的绝缘阱掺杂部1159的应用。第一栅极包含第二导电性类型下部栅极掺杂部1145、第二导电性类型上部栅极掺杂部325及第二导电性类型接点掺杂部1215。第二栅极包含第一导电性类型下部栅极掺杂部346、第一导电性类型上部栅极掺杂部326及第一导电性类型接点掺杂部416。输入端包含第一栅极及相关联布线1285。内部节点包含第一导电性类型第一漏极掺杂部313、第一导电性类型第二栅极及相关联布线483。第一导电性类型第一通道掺杂部331位于第一导电性类型第一源极掺杂部311与第一导电性类型第一漏极掺杂部313之间。第二导电性类型第二通道掺杂部332位于第二导电性类型第二源极掺杂部312与第二导电性类型第二漏极掺杂部314之间。在输入端与内部节点之间存在可选“拖行式”平板电容器1290。

图11及图12的半导体逻辑元件的操作原理极类似于图3及图4的半导体逻辑元件的操作原理，且其沿着如在图25至图30中呈现的线与mscl相容。图11及图12的半导体逻辑元件亦与cs逻辑兼容。

图14示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图13示出半导体逻辑元件的沿着图14的虚线1471的示意性横截面。图13及图14的半导体逻辑元件是基于图5及图6的垂直环绕栅极jfet配置以及如根据图17及图18解释的绝缘阱掺杂部950及959，唯一例外为在此情况下，阱掺杂部950及959围封第一及第二漏极而不围封作为第一及第二栅极的部分的背栅极掺杂部。图13及图14的半导体逻辑元件的操作原理与图5及图6的半导体逻辑元件的操作原理相同。根据图13及图14的半导体逻辑元件与mscl及cs逻辑兼容。

图16示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图15示出半导体逻辑元件的沿着图16的虚线1671的示意性横截面。第一漏极包含第一导电性类型漏极掺杂部1543及第一导电性类型接点掺杂部1613。第二漏极包含第二导电性类型漏极掺杂部544及第二导电性类型接点掺杂部1614。图15及图16的半导体逻辑元件是基于图5及图6的垂直环绕栅极jfet配置以及第二漏极在第一导电性类型漏极掺杂部1543内部的囊封及第一导电性类型绝缘阱掺杂部1159沿着根据图19及图20解释的线的应用。内部节点包含第一漏极、第二栅极及相关联布线1683。内部节点与输入端之间存在可选“拖行式”平板电容器1690。图15及图16的半导体逻辑元件的操作原理极类似于图5及图6的半导体逻辑元件的操作原理。图15及图16的半导体逻辑元件与mscl及cs逻辑兼容。

图42示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图41示出半导体逻辑元件的沿着图42的虚线4271的示意性横截面。图41及图42对应于图11及图12的半导体逻辑元件的稍微更改版本，其中第一导电性类型第一漏极及第一导电性类型第二栅极已一起熔合在形成内部节点且包含第一导电性类型掺杂区的一个单一实体中。该第一导电性类型掺杂区包含自上方控制/约束第二通道的第一导电性类型掺杂部326以及自下方控制/约束第二通道的第一导电性类型掺杂部4146。此内部节点配置意谓不需要布线来使第一漏极与第二栅极接触在一起，这是由于第一漏极与第二栅极并非由单独掺杂区形成。尽管存在不同内部节点配置，但图41及图42的半导体逻辑元件与图11及图12的半导体逻辑元件类似地操作，且其与mscl及cs逻辑兼容。

在图41及图42中，内部节点可包含可选第一导电性类型接点掺杂部4116及可选布线4286。在于内部节点与输入端之间利用可选“拖行式”平板电容器4290的情况下，需要可选布线。

图44示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图43示出半导体逻辑元件的沿着图44的虚线4471的示意性横截面。图43及图44对应于图15及图16的半导体逻辑元件的稍微更改版本，其中第一导电性类型第一漏极及第一导电性类型第二栅极已一起熔合至形成内部节点且包含第一导电性类型掺杂区的一个单一实体中。该第一导电性类型掺杂区包含第一导电性类型漏极掺杂部4343以及第一导电性类型栅极掺杂部526(在图43中，漏极掺杂部4343可视为第一漏极，且栅极掺杂部526可视为第二栅极)。此内部节点配置意谓不需要布线来使第一漏极与第二栅极接触在一起，这是由于第一漏极与第二栅极并非由单独掺杂区形成。尽管存在不同内部节点配置，但图43及图44的半导体逻辑元件与图15及图16的半导体逻辑元件类似地操作。

在图43及图44中，内部节点可包含可选第一导电性类型接点掺杂部4416及可选布线4486。在于内部节点与输入端之间利用可选“拖行式”平板电容器4490的情况下，需要可选布线。图43及图44的半导体逻辑元件与mscl及cs逻辑兼容。

图46示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图45示出半导体逻辑元件的沿着图46的虚线4671的示意性横截面。图45及图46对应于图19及图20的半导体逻辑元件的稍微更改版本，其中第一导电性类型第一漏极与第二栅极的第一导电性背栅极掺杂部已一起熔合至包含第一导电性类型掺杂区的一个单一实体中。该第一导电性类型掺杂区包含第一导电性类型阱掺杂部4546及第一导电性类型接点掺杂部4516，第一导电性类型阱掺杂部4546及第一导电性类型接点掺杂部4516充当第一漏极及第二栅极的部分两者。内部节点包含阱掺杂部4546、接点掺杂部4516、外部栅极726及相关联布线4683。尽管存在不同内部节点配置，但图43及图44的半导体逻辑元件与图19及图20的半导体逻辑元件类似地操作。内部节点与输入端之间存在可选“拖行式”平板电容器4290。根据图45及图46的半导体逻辑元件适用于mscl及第一种类经修改ccis逻辑。

图47示出对应于半导体逻辑元件的示意性横截面的本发明的一实施例，其中图41及图42的隔离阱掺杂部已由soi结构及渠沟替换。在其他方面，图47的半导体逻辑元件的操作类似于图41及图42的半导体逻辑元件的操作。特定言之，第一下部栅极掺杂部345及第一上部栅极掺杂部325形成至少自三个不同侧围绕第一通道掺杂部331(其位于第一源极与第一漏极之间)的单一第二导电性类型掺杂区。类似地，第二下部栅极掺杂部346及第二上部栅极掺杂部326形成至少自三个不同侧围绕第二通道掺杂部332(其位于第二源极与第二漏极之间)的单一第一导电性类型掺杂区。根据图47的半导体逻辑元件与mscl及cs逻辑兼容。

图48示出对应于半导体逻辑元件的示意性横截面的本发明的一实施例，其中图43及图44的隔离阱掺杂部已由soi结构及渠沟替换。在其他方面，图48的半导体逻辑元件的操作类似于图43及图44的半导体逻辑元件的操作。根据图48的半导体逻辑元件与mscl及cs逻辑兼容。

图49示出对应于半导体逻辑元件的示意性横截面的本发明的一实施例，其中图45及图46的隔离阱已由soi结构及渠沟替换。此外，图49的半导体逻辑元件包含第一辅助栅极及第二辅助栅极。在图49的半导体逻辑元件中，第一漏极与第二栅极已一起熔合至形成内部节点且包含第一导电性类型掺杂区的一个单一实体中。该第一导电性类型掺杂区包含充当第一漏极及第二栅极两者的第一导电性类型掺杂部4946及可选第一导电性类型接点掺杂部4916。第一辅助栅极包含第一外部栅极4927，且第二辅助栅极包含第二外部栅极4928。

包含第一辅助栅极及相关联布线的第一辅助栅极节点较佳经偏压而使得第二类型反转层在第一外部栅极4927下方形成于半导体绝缘体界面处而无关于输入端(亦即第一栅极)处于第一还是第二输入逻辑电位的事实。在通过形成对应于位于禁用间隙的界面状态的第二类型迁移第二导电性类型电荷载流子层(在下文中称为第二类型钉扎层)而防止第二类型反转层的形成的情况下，则第一辅助栅极节点较佳经偏压而使得第二类型钉扎层建立于第一外部栅极4927下方而无关于输入端处于第一还是第二输入逻辑电位的事实。第二类型钉扎层的准费米能级将与第二类型背栅极掺杂部的准费米能级处于相同电位，且因此在前述偏压配置中，栅极与钉扎层将处于相同电位而无关于输入端处于第一还是第二输入逻辑电位的事实。在两种情况下，第一辅助栅极节点皆应相对于处于比第二输入逻辑电位足够大的反向偏压的第一源极而被偏压。当满足此条件时，则第一栅极包含第二导电性类型背栅极掺杂部4945、对应第二导电性类型接点掺杂部715及前述第二类型反转层或位于第一外部栅极4927下方的第二类型钉扎层。此第二类型反转层或第二类型钉扎层自上方控制/约束第一通道(由第一导电性类型通道掺杂部731形成)，且背栅极掺杂部4945自下方控制/约束第一通道。然而，必须实现第二导电性类型第一背栅极掺杂部4945及第二类型反转层或第二类型钉扎层必须电接触在一起，若第一背栅极掺杂部亦自至少一个水平方向围绕第一导电性类型通道掺杂部(在图51、图55及图99的左侧上的第一fet为该情况)，则可实现此目的。亦应注意，结合存在于钉扎层中的电荷载流子的“迁移”一词涉及时间标度、钉扎层中电荷载流子的能态深度及温度。

包含第二辅助栅极及相关联布线的第二辅助栅极节点较佳经偏压而使得第一类型反转层或第一类型钉扎层在第二外部栅极4928下方形成于半导体绝缘体界面处，而无关于输入端处于第一还是第二输入逻辑电位的事实。当满足此条件时，则第二栅极包含第一导电性类型掺杂部4946及位于第二外部栅极4928下方的前述第一类型反转层或第一类型钉扎层。此第一类型反转层或第一类型钉扎层自上方控制/约束第二通道(由第二导电性类型通道掺杂部732形成)，且第一导电性类型掺杂部4946自下方控制/约束第二通道。然而，必须实现第一导电性类型第二背栅极掺杂部4946与第一类型反转层或第一类型钉扎层必须电接触在一起，若第二背栅极掺杂部亦自至少一个侧围绕第一导电性类型通道掺杂部(如图99的右侧上的第二fet中为该情况)，则可实现。

在界面始终相对于对应(随后称为锁定层)栅极(包含背栅极掺杂部)锁定在某一偏压的情况下，实际上不需要对应于辅助栅极的外部栅极。甚至在此情况下，两个通道皆通过锁定层自上方约束且通过背栅极掺杂部4945或4946自下方约束。

在图49中，在需要在内部节点与输入端之间利用可选“拖行式”平板电容器的情况下，内部节点可包含可选第一导电性类型接点掺杂部4916及可选布线。然而，值得注意的是，即使图49的半导体逻辑元件包含cis结构(对应于充当辅助栅极的外部栅极)，在内部节点中亦无布线为强制性的，且第二通道仍至少自两侧加以控制/约束。根据图49的半导体逻辑元件与第一种类的mscl及逻辑兼容。图49中所示出的本发明的实施例的益处为，可达成对两个通道的极准确控制，这是由于归因于以下事实，可移除栅极绝缘层的变化对绝缘体电荷、k值及厚度的影响：在第一及第二fet两者中，界面相对于对应栅极固定于某一偏压(归因于反转、钉扎或锁定层的形成)而无关于栅极上的电位。在图31的半导体逻辑元件的描述中，更严密地解释图49的外部栅极配置，优势进一步强调，且引入替代操作条件。

图31示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，其中半导体逻辑元件的沿着虚线3171的示意性横截面对应于图17，例外之处为外部栅极725及726已由外部栅极3127及3128替换。在图31中，第一辅助栅极节点包含充当第一辅助栅极的第一外部栅极3127及布线3187。类似地，第二辅助栅极节点包含充当第二辅助栅极的第二外部栅极3128及布线3188。第一栅极包含第二导电性类型背栅极掺杂部745及第二导电性类型接点掺杂部715。第一栅极节点(亦即输入端)包含第一栅极及相关联布线3185。第二栅极包含第一导电性类型背栅极掺杂部746及第一导电性类型接点掺杂部716。内部节点包含第一导电性类型第一漏极713、第二栅极及相关联布线3183。第一导电性类型第一通道掺杂部731位于第一导电性类型第一源极掺杂部711与第一导电性类型第一漏极掺杂部713之间。第二导电性类型第二通道掺杂部732位于第二导电性类型第二源极掺杂部712与第二导电性类型第二漏极掺杂部714之间。第一栅极节点与内部节点之间存在可选“拖行式”平板电容器3190。

在图31的半导体逻辑元件中，有可能相对于第一源极节点(其偏压于第一源极电位)将第一辅助栅极节点偏压于比第二输入逻辑电位足够大的反向偏压以便在外部栅极3127下方在半导体绝缘体界面处建立第二类型反转层或第二类型钉扎层而无关于第一输入逻辑电位第二输入逻辑电位施加到输入端的事实。以类似方式，有可能相对于第二源极节点(其偏压于第一输出逻辑电位)将第二辅助栅极节点偏压于比第一源极电位足够大的反向偏压以便在第二外部栅极3128下方在半导体绝缘体界面建立第一类型反转层或第一类型钉扎层而无关于第一输入逻辑电位还是第二输入逻辑电位施加到输入端的事实。

应注意，在前文描述的偏压方案中，第一fet中第二类型反转层或第二类型钉扎层的电位对应于第一栅极电位(其经由布线耦合到第一或第二输入逻辑电位)，且第二fet中第一类型反转层或第一类型钉扎层的电位对应于第二栅极(为内部节点的部分，其在图31的实施例中归因于箝位而偏压于第一源极电位或第一输出逻辑电位)的电位。因此，在前述偏压方案中，第一栅极亦包含在第一辅助栅极下方的第二类型反转层或第二类型钉扎层，意谓第一通道通过第一栅极至少自两侧(通过第二类型反转或钉扎层自上方且通过第二导电性类型背栅极掺杂部745自下方)控制/约束。类似地，在前述偏压方案中，第二栅极亦包含在第二辅助栅极下方的第一类型反转层或第一类型钉扎层，意谓第二通道通过第二栅极至少自两侧(通过第一类型反转或钉扎层自上方且通过第一导电性类型背栅极掺杂部746自下方)控制/约束。

在前文描述的偏压方案中，只要通道通过反转层或通过钉扎层遮蔽，辅助栅极上的电位即对通道无影响，且因此在此内容脉络中利用通道深度一词(在界面处存在锁定层的情况下，将不需要辅助栅极，锁定层将充当栅极的一部分，且可利用通道深度一词)。前文描述偏压方案的有益特性为通道深度仅取决于通道掺杂部层(731；732)的掺杂配置且通道深度始终独立于绝缘体k值、绝缘体电荷量及绝缘体厚度的变化(只要反转层及/或钉扎层存在)，在基于cisfet的传统ccis半导体逻辑元件中不为该情况。此事实使得能够比图1及图2的基于传统cisfet的半导体逻辑元件中经由临限电压控制的程度更精确地控制图31的基于经修改cisfet的半导体逻辑元件中的通道深度。该偏压方案的另一益处为低k绝缘体较佳在辅助栅极下方以便减小电容，而在基于传统cisfet的半导体逻辑元件中，外来高k绝缘体材料较佳在外部栅极下方以便最大化电容，但高k绝缘体材料使制造复杂。该偏压方案的另一益处为可利用促进制造的较低质量栅极绝缘层(可利用低温减小热预算)。该偏压方案的又一益处为辐射在栅极绝缘层中诱发的损坏(例如，绝缘体电荷的累积)不影响装置操作。

图31的半导体逻辑元件适用于mscl及第一种类经修改ccis逻辑(后者是归因于内部节点的箝位)。基于前述，根据图31的第一种类经修改ccis逻辑可耐受极高量的辐射损坏而不影响装置操作(例如，通道深度不更改，且因此在第一fet或第二fet中将不存在临限电压移位)。然而，根据图31的第一种类经修改ccis逻辑的辐射硬度不如先前引入的cs逻辑好。

在第一辅助栅极节点经偏压而使得在整个第一栅极节点(亦即输入端)自第一输入逻辑电位至第二输入逻辑电位的完全操作范围中不存在第二类型反转层或第二类型钉扎层的情况下，则在第二类型反转层或第二类型钉扎层不存在于第一外部栅极3127下方时，第一栅极节点在各电位下具有对第一通道的较不良控制。在此情况下，当第二类型反转层或第二类型钉扎层不存在于第一辅助栅极下方时，在整个操作范围中，替代通道深度一词而参考第一通道使用临限电压一词。较不良控制的原因为，当第二类型反转层或第二类型钉扎层不再存在时，第一栅极不再自上方控制/约束第一通道。此外，在第二辅助栅极节点经偏压而使得在内部节点自第一源极电位至第一输出逻辑电位的完全操作范围中不存在第一类型反转层或第一类型钉扎层的情况下，则当第一类型反转层或第一类型钉扎层不存在时，内部节点在各电位下具有对第二通道的较不良控制。在此情况下，当第一类型反转层或第一类型钉扎层不存在于第二辅助栅极下方时，在整个操作范围中，替代通道深度一词参考第二通道使用临限电压一词。不在第一fet及/或第二fet中并有反转层或钉扎层的操作范围的分率愈大，需要第一与第二输入逻辑电位的间、第一与第二输出逻辑电位以及第一输出逻辑电位与第一源极电位之间的电位差异愈大以便达成恰当操作的半导体逻辑元件。

在合适正向偏压相对于第一源极节点施加至第一辅助栅极节点且第一输入逻辑电位施加至输入端的情况下，则将在第一导电性类型通道掺杂部731及第一类型累积层两者中在第一辅助栅极下方的界面处具有迁移第一导电性类型电荷载流子(假定无钉扎或锁定发生)。然而，在此情况下，问题将为第一输入逻辑电位与第二输入逻辑电位之间的电位差将需要为实质性的以便提供第一通道的导电及不导电操作阶段(亦即，当输入端处于第二输入逻辑电位时，将必须移除第一类型累积层)。

在合适正向偏压相对于第二源极节点施加至第二辅助栅极节点(当偏压于第一输出逻辑电位时)且第二输入电位施加至输入端(亦即，包含第二栅极的内部节点将处于第一输出逻辑电位)的情况下，则将在第二导电性类型通道掺杂部732及第二类型累积层两者中在第二辅助栅极下方具有迁移第二导电性类型电荷载流子。然而，将需要第一输出逻辑电位与第一源极电位之间的电位差为实质性的以便提供第二通道的导电及不导电操作阶段(亦即，当输入端处于第一输入逻辑电位时，将必须移除第二类型累积层)。

此外，在足够大正向偏压相对于第一源极节点施加至第一辅助栅极节点的情况下，实际上有可能利用对应于表面通道的第一通道，且因此可移除第一导电性类型通道掺杂部731。更一般而言，可实际上通过在辅助栅极(对应于外部栅极)上利用超过临限值的正向偏压值而将表面通道晶体管变换为耗尽模式晶体管。在导电阶段，对应于表面通道的第一通道将包含并有迁移第一导电性类型电荷载流子的第一类型反转层。尽管反转层(对应于导电阶段的表面通道)中的迁移第一导电性类型电荷载流子的高量将提供较高导电性且因此更快的操作，然而，表面通道将为不太有益的选项，这是由于背栅极掺杂部745上的电位将对第一通道的电导率具有较小影响，亦即，将需要第二输入逻辑电位与第一输入逻辑电位之间的显著大的电位差以便提供第一通道的导电及不导电操作阶段。背栅极掺杂部的电位对表面通道的影响可通过利用厚栅极绝缘层而得以改良，但此将使制造复杂且减小反转层中携带的迁移电荷量，其仅可通过辅助栅极(对应于外部栅极)上的较大正向偏压来补偿。

类似地，在足够大正向偏压相对于第二源极施加至第二辅助栅极的情况下，将有可能移除第二导电性类型通道掺杂部732且代之以对应于表面通道的第二通道。导电阶段，对应于表面通道的第二通道将包含并有迁移第二导电性类型电荷载流子的第二类型反转层。然而，将需要第一输出逻辑电位与第一源极电位之间的显著大的电位差以便提供第二通道的导电及不导电操作阶段。

基于前述，根据图31的半导体逻辑元件，在mscl中利用第一类型耗尽模式内埋式通道cisfet作为第一fet是有益的，该第一类型耗尽模式内埋式通道cisfet在整个操作范围中具有处于对应于第一辅助栅极的第一外部栅极3127下方的半导体绝缘体界面处的第二类型反转层或第二类型钉扎层。类似地，在mscl中利用第二类型耗尽模式内埋式通道cisfet作为第二fet是有益的，该第二类型耗尽模式内埋式通道cisfet在整个操作范围中具有处于形成第二辅助栅极的第二外部栅极3128下方的半导体绝缘体界面处的第一类型反转层或第一类型钉扎层。为了满足此等要求，第一导电性类型通道掺杂部731及第二导电性类型通道掺杂部732需要具有恰当掺杂配置，且第一辅助栅极节点及第二辅助栅极节点必须恰当地偏压。举例而言，包含布线3187的第一辅助栅极节点可连接至互补第一源极电位。应注意，若带隙宽度、通道深度及温度适当，则亦可使用增强模式内埋式通道cisfet用于第一及/或第二fet。如先前已经解释的，在通道上方存在锁定层的情况下，自然不需要对应辅助栅极。

图32示出对应于半导体逻辑元件的示意性布局的本发明之一实施例，其中半导体逻辑元件的沿着虚线3271的示意性横截面对应于图17，例外之处为第二外部栅极726已由第二外部栅极3128替换。在图32中，仅存在一个包含布线3188的辅助栅极节点及对应于辅助栅极的第二外部栅极3128。输入端与内部节点之间存在可选“拖行式”平板电容器3290。在图32中，左手侧上的第一fet及其操作对应于图17及图18的左手侧上的第一fet。此外，在图32中，右手侧上的第二fet及其操作对应于图31的右手侧上的第二fet。图32的半导体逻辑元件适用于mscl及第一种类经修改ccis逻辑。基于根据图17、图18及图31的描述，在图32的半导体逻辑元件的mscl版本中使用耗尽模式内埋式通道cisfet作为第一及第二fet是有益的。

图33示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，其中半导体逻辑元件的沿着虚线3371的示意性横截面对应于图17，例外之处在于第一外部栅极725已由第一外部栅极3127替换。在图33中，仅存在一个包含布线3187的辅助栅极节点及对应于辅助栅极的第一外部栅极3127。在输入端与内部节点之间存在可选“拖行式”平板电容器3390。在图33中，在右手侧上的第二fet及其操作对应于图17及图18的右手侧上的第二fet。此外，在图33中，左手侧上的第一fet及其操作对应于图31的左手侧上的第一fet。图33的半导体逻辑元件适用于mscl及第一种类经修改ccis逻辑。基于根据图17、图18及图31的描述，在图33的半导体逻辑元件的mscl版本中使用耗尽模式内埋式通道cisfet作为第一及第二fet是有益的。

图51示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，且图50示出半导体逻辑元件的沿着图51的虚线5171的示意性横截面。第一源极节点包含第一导电性源极掺杂部711及布线881。第一栅极包含第二导电性类型背栅极掺杂部745及第二导电性类型接点掺杂部715。第一栅极节点(亦即输入端)包含第一栅极及相关联布线3185。第一辅助栅极节点包含布线3187及对应于第一辅助栅极的外部栅极3127。内部节点包含第一导电性类型第一漏极掺杂部713、对应于第二栅极的外部栅极726及布线3483。输入端与内部节点之间存在可选“拖行式”平板电容器5190。第二源极包含第二导电性类型源极掺杂部712。第二辅助栅极包含第一导电性类型背栅极掺杂部3748及第一导电性类型接点掺杂部3718。第二源极节点包含第二源极、第二辅助栅极及相关联布线5182，亦即，第二源极及第二辅助栅极两者皆可经由相同布线5182连接至第一输出逻辑电位。第二漏极节点(亦即输出端)包含第二导电性类型漏极掺杂部714及布线884。由于重掺杂第二导电性类型源极掺杂部712与重掺杂第一导电性类型接点掺杂部3718之间不存在间隙，因此第二源极与第二辅助栅极将偏压于相同电位，而无关于布线5182接触其两者还是其中任一者的事实。第一导电性类型第一通道掺杂部731位于第一导电性类型第一源极掺杂部711与第一导电性类型第一漏极掺杂部713之间。表面通道3732位于第二导电性类型第二源极延伸掺杂部3712与第二导电性类型第二漏极延伸掺杂部3714之间。

在图50及图51中，右手侧上的第二fet及其操作对应于图37及图38的右手侧上的第二fet。此外，在图50及图51中，左手侧上的第一fet及其操作对应于图31的左手侧上的第一fet。图50及图51的半导体逻辑元件适用于mscl及第二种类经修改逻辑。基于根据图31的描述，在图50及图51的半导体逻辑元件的mscl版本中使用耗尽模式内埋式通道第一类型cisfet作为第一fet且使第一辅助栅极节点偏压而使得在整个第一栅极节点的操作范围中存在处于第一外部栅极3127下方的半导体栅极绝缘体界面处的第二类型反转层(或第二类型钉扎层)是有益的。基于根据图37及图38的描述，图50及图51中的第二fet有益地为增强模式表面通道第二类型cisfet。

在图50及图51的半导体逻辑元件中，可自不同半导体材料制造第一与第二fet。可利用较大带隙半导体材料用于第一fet，如硅、碳化硅或砷化镓。另一方面，可利用较小带隙半导体材料用于第二fet，如锗或砷化铟镓。此配置的益处将为可组合快速操作与低功率消耗。此外，对应互补半导体逻辑元件中的互补第一fet及互补第二fet可由又一组不同半导体材料制成。亦应注意，在图3至图8、图23、图24、图37至图40、图79、图80及图88至图97的半导体逻辑元件中，亦自然地有可能使用不同半导体材料用于第一与第二fet以及用于对应互补半导体逻辑元件中的互补第一与第二fet。

图34示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，其中半导体逻辑元件的沿着虚线3471的示意性横截面对应于图17，例外之处在于背栅极掺杂部745及746已由背栅极掺杂部3447及3448替换。第一辅助栅极包含第二导电性类型接点掺杂部3417及第二导电性类型背栅极掺杂部3447。第一辅助栅极节点包含布线3487及第一辅助栅极。第二辅助栅极包含第一导电性类型接点掺杂部3418及背栅极掺杂部3448。第二辅助栅极节点包含布线3488及第二辅助栅极。第一栅极节点(亦即输入端)包含充当第一栅极的外部栅极725及布线3485。内部节点包含第一导电性类型第一漏极713、形成第二栅极的外部栅极726及布线3483。第二漏极节点(亦即输出端)包含第二导电性类型漏极掺杂部714及布线884。第一导电性类型第一通道掺杂部731位于第一导电性类型第一源极掺杂部711与第一导电性类型第一漏极掺杂部713之间。第二导电性类型第二通道掺杂部732位于第二导电性类型第二源极掺杂部712与第二导电性类型第二漏极掺杂部714之间。第一栅极节点与内部节点之间存在可选“拖行式”平板电容器3490。图34的半导体逻辑元件与mscl及第二种类ccis逻辑兼容。

图35示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，其中半导体逻辑元件的沿着虚线3571的示意性横截面对应于图17，例外之处在于背栅极掺杂部746已由背栅极掺杂部3448替换。辅助栅极包含第一导电性类型接点掺杂部3418及背栅极掺杂部3448。辅助栅极节点包含布线3488及辅助栅极。输入端与内部节点之间存在可选“拖行式”平板电容器3590。在图35中，左手侧上的第一fet与图17及图18中左手侧上的第一fet相同。此外，在图35中，在右手侧上的第二fet与图34中在右手侧上的第二fet相同。图35的半导体逻辑元件适用于mscl及第二种类经修改ccis逻辑。

图36示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，其中半导体逻辑元件的沿着虚线3671的示意性横截面对应于图17，例外之处在于背栅极掺杂部745已由背栅极掺杂部3447替换。辅助栅极包含第一导电性类型接点掺杂部3417及背栅极掺杂部3447。辅助栅极节点包含布线3487及第二辅助栅极。输入端与内部节点之间存在可选“拖行式”平板电容器3690。在图36中，右手侧上的第二fet与图17及图18中右手侧上的第二fet相同。此外，在图36中，在左手侧上的第一fet与图34中在左手侧上的第一fet相同。图36的半导体逻辑元件适用于mscl及第一种类经修改ccis逻辑。

在图35中，第一fet较佳为耗尽模式内埋式通道第一类型cisfet。在图36中，第二fet较佳为耗尽模式内埋式通道第二类型cisfet。在图34及图35中，可实际上移除第二fet中的内埋式通道掺杂部732且替代地使用增强模式表面通道第二fet。在图34及图36中，可实际上移除内埋式通道掺杂部731且替代地使用增强模式表面通道第一fet—此情况在图79及图80的描述中更澈底地论述。亦应注意，图31至图36的实施例是基于图17的实施例的横截面，但其可同样是基于本发明的其他实施例的横截面，如图7及图19中呈现的横截面。

在图31至图36的半导体逻辑元件中，可利用辅助栅极节点上的电位来调整半导体逻辑元件中的第一及/或第二fet的临限电压(在图31至图33的实施例中，此取决于辅助栅极的偏压配置)以及对应互补半导体逻辑元件中的第一及/或第二fet的临限电压。以此方式，将有可能仅使用一个导电性类型通道掺杂部用于半导体逻辑元件及对应互补半导体逻辑元件中的相同导电性类型fet，亦即，将有可能仅利用两个不同晶体管而非四个以便建立经修改ccis逻辑。由于辅助栅极在图34至图36的实施例中对应于背栅极掺杂部，因此有可能以辅助栅极上的电位影响通道，而无关于输入端处于第一还是第二输入逻辑电位的事实，且因此，相对于图34至图36的实施例单独地利用临限电压一词，亦即，不结合图34至图36的实施例利用通道深度一词。然而，与调整图34至图36的实施例中的临限电压相关的缺点为，单独地基于外部栅极的栅极仅自一侧控制/约束通道，因此对通道具有较小影响。与调整图34至图36的实施例中的临限电压相关的又一缺点为在反转层形成于形成第一或第二栅极的外部栅极下方的界面处之后，则第一或第二栅极不再影响临限电压。

在具有四个不同晶体管的实施例中达成最小化处理步骤量的相同益处的另一方式将为在图34及图35的实施例中自第二fet移除第二通道掺杂部732及利用仅配备有通道掺杂部的第二fet作为互补半导体逻辑元件的互补第一fet。以类似方式，可自互补半导体逻辑元件中的互补第二fet移除通道掺杂部。以此方式，将以对应于两个不同fet的处理步骤量产生四个不同fet(两个相反类型表面通道cisfet及两个内埋式通道cisfet)。

图24示出对应于半导体逻辑元件的示意性布局的本发明的一实施例，其中半导体逻辑元件的沿着虚线2471的示意性横截面对应于图23。图23及图24的左手侧上的第一fet对应于图3及图4的左手侧上的第一fet。类似地，图23及图24的右手侧上的第二fet对应于图5及图6的右手侧上的第二fet。第二栅极包含第一导电性类型接点掺杂部616及第一导电性类型栅极掺杂部526。内部节点包含布线2483、第一导电性类型第一漏极313及第二栅极。第一栅极节点与内部节点之间存在可选“拖行式”平板电容器2490。图24的实施例适用于mscl及cs逻辑。

图52a及图52b根据mscl示出用于对应于相反掺杂类型及互补偏压方案的图50及图51的实施例的较高阶标记。在图52a的实施例中，第二导电性类型为n型，且在图52b的实施例中，第二导电性类型为p型。此外，图52a及图52b的实施例彼此互补。在图52a中，第二源极5202连接至0v，第二辅助栅极5208连接至0v，第一源极5201连接至-1v，第一辅助栅极5207连接至6v，且输入端5205可连接至对应于第一输入逻辑电位的0v或其可连接至对应于第二输入逻辑电位的5v(在图52a以及随后图中，电压值以粗体字体标示且用于伏特的符号v省略以便节省空间)。在图52b中，互补第二源极5202c连接至5v，互补第二辅助栅极5208c连接至5v，互补第一源极5201c连接至6v，互补第一辅助栅极5207c连接至6v，且互补输入端5205c可连接至对应于互补第一输入逻辑电位的5v或其可连接至对应于互补第二输入逻辑电位的0v。

图52c示出根据mscl且对应于图52a的半导体逻辑元件及图52b的互补逻辑元件的反相器配置的实施例。当反相器5205i的输入端(包含节点5205及5205c两者)处于0v时，反相器5204i的输出端(包含节点5204及5204c两者)处于5v，且反之亦然—当反相器的输入端处于5v时，反相器的输出端处于0v。图52d示出用于图52c的反相器的较方便符号。在发明的反相器配置中，参考第一输入逻辑电位(图52d中的0v)、第二输入逻辑电位(图52d中的5v)、第一输出逻辑电位(图52d中的0v)及第二输出逻辑电位(图52d中的5v)，或在根据mscl的图52d的反相器配置中，亦可简单地参考第一逻辑电位(图52d中的0v)及第二逻辑电位(图52d中的5v)。

图52e示出另一反相器配置，其中输入端连接至第一输入逻辑电位(0v)或第二输入逻辑电位(5v)，第二源极连接至第一输出逻辑电位(-1v)，且互补第二源极连接至第二输出逻辑电位(4v)。图52f示出用于图52e的发明的反相器的更方便符号。此配置是通过在图52f及图52e的反相器中在第一通道中具有比图52c及图52d的反相器中的第一通道的通道深度大的通道深度而达成。因此，图52f及图52e的反相器中的第一源极可连接至比图52c及图52d的反相器中的第一源极小的电位。类似地，在图52f及图52e的反相器中，互补第一通道中的通道深度可小于图52c及图52d的反相器中的互补第一通道的通道深度，且图52f及图52e的反相器中的互补第一源极可连接至比52c及52d的反相器中的互补第一源极小的电位。

图53示出反相器配置的示意性布局，其中上半部分对应于根据图5及图6的半导体逻辑元件，且其中下半部分对应于图53的上半部分中呈现的半导体逻辑元件的互补半导体逻辑元件。互补第一源极节点包含互补第二导电性类型第一源极5311c及相关联布线5381c，且其连接至互补第一源极电位。互补第一漏极包含互补第二导电性类型漏极掺杂部5343c及互补第二导电性类型接点掺杂部5313c。互补第二栅极包含互补第一导电性类型栅极掺杂部5326c及互补第一导电性类型接点掺杂部5316c。互补内部节点包含互补第一漏极、互补第二栅极，及将此等两者连接在一起的布线5383c。互补第二源极节点包含互补第一导电性类型第二源极掺杂部5312c及相关联布线5382c。互补第二源极连接至互补第一输出逻辑电位(亦即，反相器的第二输出逻辑电位)。

互补第一栅极包含互补第一导电性类型第一栅极掺杂部5325c及第一导电性类型接点掺杂部5315c。互补第二漏极包含互补第一导电性类型漏极掺杂部5344c及互补第一导电性类型接点掺杂部5314c。反相器5385i的输入端包含半导体逻辑元件的第一栅极以及互补半导体逻辑元件的互补第一栅极。反相器5384i的输出端包含半导体逻辑元件的第二漏极以及互补半导体逻辑元件的互补第二漏极。反相器的输入端与互补内部节点的间存在可选“拖行式”平板电容器5390c。

根据图4、图5及图53的配置的益处为不同通道深度可容易地如先前所解释利用简单布局更改而达成。此亦意谓利用简单布局更改，可容易地实现包含电平移位的反相器配置，其中电平移位一词是指第一输出逻辑电位不同于第一输入逻辑电位及/或第二输出逻辑电位不同于第二输入逻辑电位。图4、图5及图53的实施例的另一有用特性为soi及渠沟隔离—不需要隔离阱的事实意谓可容易地实现连续电平移位(例如，经由串行连接的电平移位反相器)。图54a示出根据mscl且对应于图53的非电平移位发明的反相器配置，且图54b至图54i示出根据图53的电平移位发明的反相器配置(非mscl)。由于图4、图5及图53的实施例并不并有任何辅助栅极，因此在54a至54i的反相器符号中不存在对应于辅助栅极的标记。

在图54b的实施例中，通过提供用于第一通道的较小通道深度及通过提供用于互补第一通道的较大通道深度(与图54a相比时)，第一及第二输出逻辑电位两者皆相对于第一及第二输入逻辑电位移位1v。在图54c的实施例中，通过提供用于第一通道的较大通道深度及通过提供用于互补第一通道的较小通道深度(与图54a相比时)，第一及第二输出逻辑电位两者皆相对于第一及第二输入逻辑电位移位-1v。在图54d的实施例中，通过提供用于第一通道及互补第一通道两者的较大通道深度(与图54a相比时)，第一输出逻辑电位相对于第一输入逻辑电位及第二输出逻辑电位移位-1v。在图54e的实施例中，通过提供用于第一通道以及互补第一通道两者的较小通道深度(与图54a相比时)，第一输出逻辑电位相对于第一输入逻辑电位移位1v，且第二输出逻辑电位相对于第二输入逻辑电位移位-1v。在图54f的实施例中，通过提供用于第一通道的较小通道深度(与图54a相比时)，第一输出逻辑电位相对于第一输入逻辑电位移位1v。在图54g的实施例中，通过提供用于互补第一通道的较大通道深度(与图54a相比时)，第二输出逻辑电位相对于第二输入逻辑电位移位1v。在图54h的实施例中，通过提供用于第一通道的较大通道深度(与图54a相比时)，第一输出逻辑电位相对于第一输入逻辑电位移位-1v。在图54i的实施例中，通过提供用于互补第一通道的较小通道深度(与图54a相比时)，第二输出逻辑电位相对于第二输入逻辑电位移位-1v。

图55示出一开关，其在关状态中不允许第一输出逻辑电位或第二输出逻辑电位或其间的任何电位经过节点5582s与5584s之间，意谓第一通道及互补第一通道两者皆导电，且第二通道及互补第二通道两者皆不导电。在开状态中，开关允许第一输出逻辑电位及第二输出逻辑电位两者经过，意谓第一通道及互补第一通道两者皆不导电且第二通道或互补第二通道中的至少一者导电。若在开状态中，第二通道或互补第二通道在第一输出逻辑电位与第二输出逻辑电位之间的整个范围上导电，则开关允许第一与第二输出电位之间的任何电位经过。

在图55中，图的上部中的两个fet对应于半导体逻辑元件，且图的下部中的两个fet对应于互补半导体逻辑元件。在互补第二导电性类型第一源极掺杂部5511c与互补第二导电性类型第一漏极掺杂部5513c之间存在互补第二导电性类型第一通道掺杂部5531c。在互补第一通道掺杂部的顶部上存在对应于互补第一辅助栅极的外部栅极5527c。互补第一导电性类型背栅极掺杂部5545c及互补第一导电性类型接点掺杂部5515c对应于互补第一栅极。互补第一栅极节点包含互补第一栅极及布线5585c。外部栅极5526c对应于互补第二栅极。互补内部节点包含互补第一漏极掺杂部、互补第二栅极及相关联布线5583c。互补内部节点与互补第一栅极节点之间存在可选互补“拖行式”平板电容器5590c。互补第二辅助栅极对应于互补第二导电性类型背栅极掺杂部5548c及互补第二导电性类型接点掺杂部5518c。互补第二辅助栅极节点包含互补第二辅助栅极及布线5588c。互补第二源极包含互补第一导电性类型第二源极掺杂部5512c及互补第一导电性类型第二源极延伸掺杂部5512ca。互补第二漏极包含互补第一导电性类型第二漏极掺杂部5514c及互补第一导电性类型第二漏极延伸掺杂部5514ca。

布线5588为第二辅助栅极节点的部分。开关的源极节点包含第二导电性类型第二源极、互补第一导电性类型第二源极及布线5582s。开关的漏极节点包含第二导电性类型第二漏极、互补第一导电性类型第二漏极及布线5584s。第一源极节点包含第一导电性类型第一源极711、互补第一辅助栅极5527c及布线5581。互补第一源极节点包含互补第二导电性类型第一源极5511c、第一辅助栅极3127及布线5581c。开关的输入端包含第一栅极及布线5585s。开关的输入端与内部节点之间存在可选“拖行式”平板电容器5590。开关的输入端与互补第一栅极节点之间存在反相器5591。

图56示出用于对应于图55的开关的可能开关的示意性符号。开关5605s的输入端、开关5602s的源极及开关5604s的漏极描绘于图56中。对应于半导体逻辑元件及互补半导体逻辑元件的符号的形式已稍微更改(两个尖锐峰值替代一个)以便强调以下事实：开关源极的电位及开关漏极的电位皆不固定，且开关的源极与开关的漏极的功能可互换。

图57a示出基于图5、图6及图53中呈现的垂直jfet技术的高电压晶体管。高电压晶体管的源极节点包含布线5782、第二导电性类型接点掺杂部5712a及第二导电性类型源极掺杂部5742a。高电压晶体管的漏极节点包含布线5784、第二导电性类型接点掺杂部5714b及第二导电性类型漏极掺杂部5744b。高电压晶体管的栅极节点包含布线5785、第一导电性类型接点掺杂部5715a及5715b，以及第一导电性类型栅极掺杂部5725a及5725b。高电压晶体管的通道包含通过第一导电性类型栅极掺杂部5725a及5725b围绕的第二导电性类型区域5713a及5713b，及布线5783。

图57b示出对应于图57a的高电压晶体管的示意性符号，其中第二导电性类型为n型。符号的形式强调以下事实：在高电压晶体管中，源极5702上的电位及漏极5704上的电位皆不固定。高电压晶体管的栅极5705较佳不相对于源极或漏极正向偏压。当高电压晶体管的栅极与源极处于相同电位时，高电压晶体管的通道导电。图57c示出对应于图57a的高电压晶体管的示意性符号，其中第二导电性类型为p型。图57c的高电压晶体管的源极5702o、漏极5704o与门极5705o与图57b的高电压晶体管中的掺杂类型相反。图57d的高电压晶体管的示意性符号对应于图57b的高电压晶体管，其中源极5702b的电位固定，由符号的形式加以强调。图57e的高电压晶体管的示意性符号对应于图57c的高电压晶体管，其中源极5702ob的电位固定，由符号的形式加以强调。

图58示出包含本发明的实施例的示例性芯片5800的示意性布局。利用输入/输出衬垫5801用于在集成电路(ic)区块5805与芯片外电子元件之间交换信息。输入衬垫5802及5803在此示例性情况下连接至范围5至-9v的固定整数值电位。ic区块5805通过将第二(输出)逻辑电位连接至对应高电压区块(5815至5825)的输入端而选择将哪一电位连接至输出衬垫5804。高电压区块的其余部分的输入端连接至第一(输出)逻辑电位。图59示出高电压区块5825，其中高电压区块5901的输入端连接至ic区块5805，且高电压区块5902的输出端连接至输出衬垫5804。图60示出高电压区块5823及其输入端6001，图61示出高电压区块5822及其输入端6101，图62示出高电压区块5819及其输入端6201，图63示出高电压区块5818及其输入端6301，图64示出高电压区块5817及其输入端6401，图65示出高电压区块5816及其输入端6501，且图66示出高电压区块5815及其输入端6601。图72a示出图59中的实体5972的替代紧凑型标记，图72b示出图60中的实体6072的替代紧凑型标记，且图72c示出图61中的实体6172的替代紧凑型标记。

图67表示通过图59示出的高电压区块5825的替代配置。图67的配置需要较大量的整数电压，即总共20个，且因此应将再将4个衬垫添加至连接至固定整数值的输入衬垫5802及5803。然而，图67的配置的益处为归因于高电压装置6768及6769的内部设计，在个别晶体管内部不建立大反向偏压(亦即大电压差异)。

图68中示出高电压选择晶体管6768，其中展示晶体管6768包含14个个别第二类型晶体管6801a至6807a及6801b至6807b，该等晶体管类似于图5及图6的第二类型fet(在另一配置中，晶体管6801a至6807a及6801b至6807b可自然地亦为第一类型，且晶体管的量可不同)及/或对应互补配置中的第二类型fet。内部布线6811a至6816a、6811b至6816b及6817形成晶体管6801a至6807a及6801b至6807b的不同节点之间的所要连接。高电压晶体管6768的源极节点对应于连接至晶体管6801a的漏极的外部布线6710a。高电压晶体管6768的漏极节点对应于连接至晶体管6801b的漏极的外部布线5902。高电压晶体管6768的栅极节点对应于连接至晶体管6807a及6807b的栅极的外部布线6748i。高电压晶体管6768实际上为图57a的高电压晶体管的改良版本，且因此图57b至图57e的标记亦可用于高电压晶体管6768。

高电压选择晶体管6768由两个晶体管链组成。第一晶体管链包含第二类型晶体管6801a至6807a，且第二晶体管链包含第二类型晶体管6801b至6807b。此等两个晶体管链并联连接且经由栅极节点(包含布线6784i)及内部布线6817在另一端接合在一起。高电压装置6768中的两个晶体管链的内部布线以如下方式连接。在并不位于晶体管链的末端处的晶体管(亦即6801a、6801b、6807a及6807b)中，源极始终经由内部布线(6812a至6816a以及6812b至6816b)连接至位置在晶体管链中更接近于节点6701a或5902的下一晶体管的栅极且连接至在晶体管链中更接近于节点6784i的下一晶体管的漏极。晶体管6801a的源极经由内部布线6811a仅连接至晶体管6802a的漏极，且晶体管6801b的源极经由内部布线6811b仅连接至晶体管6802b的漏极。晶体管6807a及6807b的源极与晶体管6806a及6806b的栅极经由内部布线6817连接在一起。

图70a、图70b及图70c中示出高电压晶体管6768的操作，其中轴线7001对应于电子位能，其为负电势。在图70a中，高电压晶体管6768的源极节点6710a及漏极节点5902连接至5v，且高电压晶体管6768的栅极节点6748i连接至(例如)-6v。在图70b中，高电压晶体管6768的源极节点6710a与栅极节点6748i连接至5v，从而致使高电压晶体管6768的漏极节点5902上的电位为5v，对应于当高电压区块5825的输入端5901连接至第二(输出)逻辑电位(亦即5v)且高电压区块的其余部分的输入端连接至第一(输出)逻辑电位(亦即0v)时的情境。在图70c中，高电压晶体管6768的源极节点6710a连接至5v，且高电压晶体管6768的栅极节点6748i连接至(例如)-6v，在此情况下，高电压晶体管的漏极节点5902可偏压于-5至5v(或甚至高于5v)，而在高电压晶体管6768的节点不引入大电流。

图69中示出高电压装置6769，其中展示其包含7个第二类型晶体管6901a至6907a及7个第一类型晶体管6901b至6907b，该等晶体管类似于图5及图6及/或在对应互补配置(在另一配置中，晶体管的量可自然地不同于14)中的第二及第一类型fet。内部布线6912a至6917a形成晶体管6901a至6907a的不同节点之间的所要连接，且内部布线6912b至6917b形成晶体管6901b至6907b的不同节点之间的所要连接。高电压装置6769包含两个源极节点，两个栅极节点及一个漏极节点。源极节点中的第一者对应于连接至晶体管6901a的源极及晶体管6902a的栅极的外部布线6782。源极节点中的第二者对应于连接至晶体管6901b的源极及晶体管6902b的栅极的外部布线6782c。栅极节点中的第一者对应于连接至晶体管6901a的栅极的外部布线6785。栅极节点中的第二者对应于连接至晶体管6901b的栅极的外部布线6785c。漏极节点对应于连接至晶体管6907a及6907b的漏极的外部布线6784i。

高电压装置6769由两个晶体管链组成。第一晶体管链包含第二类型晶体管6901a至6907a，且第二晶体管链包含第一类型晶体管6901b至6907b。此等两个晶体管链经由漏极节点6784i串联连接。高电压装置6769中的两个晶体管链的内部布线以如下方式连接。除位于晶体管链的末端处的晶体管(亦即6901a、6901b、6907a及6907b)之外，晶体管的源极始终经由内部布线(6912a至6916a以及6912b至6916b)连接至位置在晶体管链中更接近于节点6784i的下一晶体管的栅极且连接至在晶体管链中更接近于节点6785或6785c的下一晶体管的漏极。晶体管6707a的源极经由内部布线6917a仅连接至晶体管6906a的漏极，且晶体管6907b的源极经由内部布线6917b仅连接至晶体管6907b的漏极。

图71a及图71b中示出高电压装置6769的操作，其中轴线7001对应于电子位能，其为负电势。在图71a中，两个栅极节点中的第一栅极节点6785设定为与第一源极节点6782相同的电位，从而致使晶体管6901a的通道导电。另一方面，两个栅极节点中的第二栅极节点6785c相对于第二源极节点6782c设定为足够高的反向偏压以致使晶体管6901b的通道不导电。在此电位配置中，第一晶体管链中的晶体管6901a至6907a的通道导电，且因此导电路径自晶体管6901a直到漏极节点6784i建立于第一晶体管链中。另一方面，在第二晶体管链中，紧邻节点6785c的若干晶体管的通道不导电，亦即在紧邻节点6785c的第二晶体管链的末端，电位在晶体管间改变，直至达到6784i上的电位(向晶体管链提供足够晶体管以使得不在晶体管6907a或6907b中在其漏极与源极/栅极之间导致高电压降落是重要的)。因此，在前文描述的电位配置中，节点6784i偏压于与两个源极节点中的第一源极节点6782相同的电位，如在图71a中所描绘。

在图71b中，第二栅极节点6785c设定为与第二源极节点6782c相同的电位，从而致使晶体管6901b的通道导电。另一方面，第一栅极节点6785相对于第一源极节点6782设定为足够高的反向偏压以致使晶体管6901a的通道不导电。基于与图71a的情况类似的推理线，显而易见，在此电位配置中，漏极节点6784i将偏压于与第二源极节点6782c相同的电位，如图71b中所描绘。

高电压装置6769的益处为可在漏极节点6784i处达成大电位摆幅而不产生大反向偏压，亦即，归因于高电压装置6769的内部设计的个别晶体管内部的大电压差异。亦应注意，通过谨慎地调整两个栅极节点6785及6785c上的电位(基于漏极节点电位的信息)，可在漏极节点6784i上产生在第一与第二源极节点的电位之间的任何电位。亦显而易见，例如，对于高电压区块5822及5823，亦可利用与图67中所呈现者类似的配置。

图72d示出用于对应于双输入端反相器的高电压装置6769的替代紧凑型标记，其中两个输入端6785及6785c的电位应同时处于高或低—当输入端为高(-6v及8v)时，输出端6784i为低(-6v)，且反之亦然。图72a、图72b及图72c的高电压装置示出用于图59的双输入端反相器5972、图60的6072及图61的6172的替代紧凑型标记，其中两个输入端需要同时处于高或低，如在图72d的双输入端反相器中(图72d的双输入端反相器在内部结构上不同于三个其他者)。图73a示出用于对应于包含在右侧上的高电压选择晶体管(包含漏极节点5902)及在左侧上的电平移位器(包含输入端5901；0v移位至-6v)的图59的高电压区块5825的替代紧凑型标记。标记7301告知电平移位器需要以1v间隔自-7v偏压至-1v，且标记7302告知电平移位器亦需要以1v间隔在0v至6v的范围内偏压。当电平移位器的输入端5901为高(5v)时，输出端7303亦为高(5v)，且当输入端5901为低(0v)时，输出端7303亦低(-6v)。图73b示出用于对应于图67的高电压区块5825的替代紧凑型标记。

可利用图58的芯片用于选择输出衬垫5804上的静态高电压输出。或者，可利用图58的芯片用于建立具有所要频率及振幅(振幅不可大于5v)的交流电(ac)输出。尽管5v振幅自然并非真正的高电压，但图58的芯片的输出端可容易地扩展以用于比5v高得多的振幅。换言之，可利用图58的芯片用于自直流电(dc)域至ac域的频率及振幅调变。此配置的益处为许多电气元件在ac域比在dc域中实现起来要简单得多。为了获得对ac元件的完全控制，应能够控制频率及振幅两者，其通过图58的单一逻辑芯片配置而实现。值得注意的是，可简单地通过以循环方式连续地选择合适高电压区块而达成所要ac配置。在图74的芯片配置中，一个芯片仅具有两个高电压输入端7402及7403。在ac连接至输入端7402且输入端7303处于接地的情况下及在高电压ic区块7406包含经由高电压选择晶体管连接至输入端7402及输出端5804的多个电容器的情况下，则图74的芯片可用作频率(及/或振幅)调变器。此通过以正确相位将合适电容器连续地连接至输入端7402，以使得可对于不同电容器储存不同恒定电位而达成。通过将电容器的输出端适当地连接至芯片的输出端5804，可调整ac输出端的频率及振幅。以此方式，通过仅具有单一ac输入端7402的单一逻辑芯片而具有对ac输出端的完全控制。换言的，本发明致能高电压ac输出端的数字控制，因此促进比先前可能的情况高的整合、较小大小及更低廉的实施。

在恒定电位施加于高电压输入端7402与7403之间的情况下及在高电压ic区块7406包含分压器(如图75、图76及/或图78b中呈现的种类)的情况下，有可能产生高电压区块5815至5825所需的恒定电压。以此方式，通过以循环方式适当地选择具有ic区块5805的高电压区块5815至5825，图74的高电压装置可(例如)用作dc至ac转换器。此外，将有可能产生具有所要/可变频率及电位振幅的ac输出端。

图75的分压器包含存在于图5及图6的半导体逻辑元件中(及/或对应互补半导体逻辑元件中)的种类的七个第二类型fet7501至7507。晶体管7501至7507的不同节点经由内部布线7511至7514及7516且经由为分压器的输出端的外部布线7515适当连接在一起。外部布线7515上产生的电位在高电压输入端7402与7403的电位之间。值得注意的是，如图75中呈现的多个分压器可并联连接，但甚至在此情况下，图75的分压器的问题为不可提供大电流至分压器的输出端。

图75的分压器由包含类似于图5及图6中呈现的晶体管或对应互补配置中的晶体管的第二类型晶体管7501至7507的一个晶体管链组成。晶体管链中的布线是以如下方式连接。在并不位于晶体管链的末端处的晶体管(亦即7501及7507)中，源极经由布线(7512至7516)连接至在晶体管链中更接近于节点7402的下一晶体管的栅极以及晶体管链中更接近于节点7403的下一晶体管的漏极。晶体管7501的源极经由布线7511仅连接至晶体管7502的漏极。晶体管7507的源极经由布线7517连接至晶体管7506的栅极。在一般情况下，可通过自布线7511至7517挑选合适布线作为外部布线(在图75的情况下，选择布线7515作为外部布线)而获得不同电位。

图76示出更高级的分压器，其中可通过相对于节点7403的电位恰当地调整包含布线7617(对应于布线7517及外部布线)的节点的偏压而将大电流提供至输出端。图76的分压器包含类似于图75的晶体管链的晶体管链，类似之处在于该等晶体管具有相同类型，存在类似量的晶体管且在晶体管链中的晶体管的源极、漏极与门极之间，进行类似连接。图76的分压器的输出端可规划，亦即，输出电压可规划，这是由于可通过打开对应高电压选择晶体管的恰当栅极7623、7624或7625而选择三个不同输出端7613(对应于布线7513及外部布线)、7614(对应于布线7514及外部布线)及7615(对应于布线7515及外部布线)。显而易见，对应于图76中所示出的分压器的多个分压器亦可并联(及/或串联)连接。亦应注意，在图68、图69、图75及图76中，可利用不同种类的较佳耗尽模式fet替代已经呈现于影像中的晶体管。

图77示出对应于非线性电阻器配置的高电压装置。当此非线性电阻器配置用于分压器配置中时，则可提供比图76的分压器甚至更大的电流。图77的非线性电阻器配置包含类似于图5及图6的第二及第一类型fet及/或互补配置中的对应fet的7个第二类型晶体管7701a至7707a及7个第一类型晶体管7701b至7707b。除图5及图6的垂直fet配置之外，亦可自然地在非线性电阻器配置中使用对应于图3及图4及/或对应互补配置的水平晶体管。或者，亦可在非线性电阻器配置中使用耗尽模式fet，其中栅极包含具有源极/漏极pn结，如图7及图8中。内部布线7711a至7717a形成晶体管7701a至7707a的不同节点之间的所要连接，且内部布线7711b至7717b形成晶体管7701b至7707b的不同节点之间的所要连接。非线性电阻器包含对应于外部布线7773及7775的两个节点；前者连接至晶体管7701a及7701b的栅极，且后者连接至晶体管7707a及7707b的漏极。

图77的非线性电阻器配置由两个晶体管链组成。第一晶体管链包含第二类型晶体管7701a至7707a，且第二晶体管链包含第一类型晶体管7701b至7707b。此等两个晶体管链并联连接于外部输入节点7773与7775之间；7701a及7701b的栅极连接至节点7773，且7707a及7707b的漏极连接至节点7775。图77的非线性电阻器配置中的内部布线以如下方式连接。除处于晶体管链的两个末端处的晶体管(亦即7701a、7701b、7707a及7707b)之外，晶体管的源极始终经由内部布线(7712a至7716a及7712b至7716b)连接至晶体管链中更接近于节点7775的下一晶体管的栅极以及晶体管链中更接近于节点7773的下一晶体管的漏极。晶体管7707a的源极仅经由内部布线7717a连接至晶体管7706a的漏极，且晶体管7707b的源极仅经由内部布线7717b连接至晶体管7707b的漏极。

图78a示出用于图77的非线性电阻器配置的较紧凑型标记7874，其中亦描绘外部输入端节点7773及7775。图78b示出可如何将非线性电阻器7874及7476用作包含外部输入节点7877及7879(电压施加于其间)及外部输出节点7878(其中产生特定电压)的分压器。应注意，可在对应于图77及图78a的非线性电阻器的晶体管链中利用任何数量的晶体管，且对应于一个非线性电阻器的两个晶体管链可具有不同数量的晶体管。在两个晶体管链含有实质上不成比例数量的晶体管的情况下，当非导电晶体管链中的反向偏压超过特定值时，将产生雪崩式倍增，且此可影响非线性电阻器的寿命及输出稳定性，但在某些情况下，此可用于提供定向熔断操作。

可自然地互换图77的非线性电阻器配置中的一些或所有晶体管的源极与漏极。此外，有可能以众多方式并联及/或串联地连接非线性电阻器且具有多个外部输入及/或输出节点，如可对电阻器所进行的操作，亦即，可建立非线性电阻器的网络。非线性电阻器网络的输出节点自然亦可连接至众多电路配置。亦有可能将非线性电阻器、电阻器、电容、电感器、晶体管、忆阻器(memristor)、忆容器(memcapacitor)、忆感器(meminductor)、忆晶器(memtransistor)以及任何电气、机电及电光元件互连在一起作为网络。

仅取决于极性，晶体管链导电，其中晶体管的漏极至栅极结正向偏压，且另一者不导电，其中晶体管的漏极至栅极结反向偏压。在导电晶体管链中，迁移电荷载流子首先流过晶体管7702至7707的通道，且最后流过晶体管7701中的漏极栅极pn结。当晶体管的导电链中的正向偏压足够增大时，迁移电荷载流子的大部分开始跨越整个导电晶体管链中的pn结及金属布线而流动，且迁移电荷载流子的仅极少部分流过导电晶体管链中的晶体管通道。当迁移电荷载流子开始跨越整个导电晶体管链中的pn结流动时，导电晶体管链中的正向偏压不可容易地扩展至高于特定值(其取决于极性)，这是由于pn结可携带大量电流且由于跨越pn结的前向电位的微小增大导致大的电流改变。

基于前述，非线性电阻器及包含非线性电阻器的分压器的益处为具有两个极性的电位可连接于外部输入节点之间，可按需要使不同极性的输出端对称或不对称(然而，可能须避免雪崩式倍增)，且输出电流为非线性的(亦即电阻为非线性的)。电阻首先在跨越非线性电阻器或跨越包含非线性电阻器的分压器的小电位差下为大的，在电位差增大时减小，且在迁移电荷载流子开始跨越整个导电晶体管链中的pn结流动之后为极小。因此，实际上有可能将分压器中的输出节点保持在相当恒定的电位，同时输出节点可提供量值亦可快速改变的大输出电流。因此，包含非线性电阻器的分压器(如图78b的配置中)较适合用于电压产生，且特定言之用于产生包含描述于本专利申请案中的新颖半导体逻辑元件(良好示例为图74的高电压装置中的高电压区块7406)的电路中所需的不同电压。

至此，已描述对应于半导体逻辑元件的本发明的实施例，其中第一fet较佳为耗尽模式fet，且其中第一栅极在偏压于第一输入逻辑电位时较佳进行反向偏压(当与偏压于第一源极电位或与偏压于第一源极电位的第一源极相同的电位的第一源极相比时)。为了可读性，特此重复，与源极相比经反向偏压的栅极是指源极与栅极之间的电位差比源极与栅极处于相同电位时对应于导电性较差的通道。与源极相比经正向偏压的栅极是指源极与栅极之间的电位差比源极与栅极处于相同电位时对应于导电性较强的通道。耗尽模式fet意谓当源极与栅极处于相同电位时，通道导电，且高于特定栅极至源极反向偏压，通道不导电。在增强模式fet中，当栅极与源极处于相同电位时，通道不导电，且高于特定栅极至源极正向偏压，通道导电。亦应注意，在低功率逻辑中，实现增强模式fet的较佳方式为利用cisfet配置，其中栅极节点对应于外部栅极，这是由于以此方式，栅极可相对于源极正向偏压而不在栅极与源极节点之间产生电流。

在根据本发明的半导体逻辑元件中，亦可利用第一栅极上的第二输入逻辑电位相对于第一源极比第一栅极偏压于第一输入逻辑电位时更多地反向(或更小地前向)偏压的定义。类似地，可称第二栅极上的第一源极电位相对于偏压于第一输出逻辑电位的第二源极比第二栅极偏压于第一输出逻辑电位时较多地反向(较少前向)偏压。

亦有可能实现对应于半导体逻辑元件的本发明的一实施例，其中第一fet为增强模式cisfet。在此配置中，输入端对应于第一外部栅极。当第一栅极偏压于第一输入逻辑电位时，其与偏压于第一源极电位的第一源极相比时经正向偏压，且此外，正向偏压必须超过临限值以便使第一通道导电。当第一栅极偏压于第二输入逻辑电位时，第一栅极当与处于第一源极电位的第一源极节点相比时处于相同电位或经反向偏压或经正向偏压，此时第一通道不导电。后一要点意谓第一栅极与第一源极之间的正向偏压不得超过将使第一通道导电的临限值。

在不同情形下，第一fet、第二fet、互补第一fet及互补第二fet对应于pn结及肖特基结皆不正向偏压的情境而概括，且其中第一输入逻辑电位对应于互补第二逻辑电位，且其中第二输入逻辑电位对应于互补第一逻辑电位。此外，第一源极偏压于第一源极电位，互补第一源极偏压于互补第一源极电位，第二源极偏压于第一输出逻辑电位，互补第二源极节点偏压于第二输出逻辑电位，输入端亦是指互补输入端，且输出端亦是指互补输出端。

若在发明的半导体逻辑元件中，第一fet为耗尽模式场效应晶体管，则以下事实适用：

-当输入端偏压于第一输入逻辑电位时，第一栅极与第一源极处于相同电位或相对于彼此反向偏压，且第一通道导电。若第一栅极仅对应于外部cis栅极，则第一栅极亦可相对于第一源极正向偏压。

-当输入端偏压于第二输入逻辑电位时，第一栅极及第一源极相对于彼此反向偏压，且第一通道不导电。

若在发明的互补半导体逻辑元件中，互补第一fet为耗尽模式场效应晶体管，则以下事实适用：

-当输入端偏压于第二输入逻辑电位时，互补第一栅极与互补第一源极处于相同电位或相对于彼此反向偏压，且互补第一通道导电。若互补第一栅极仅对应于外部cis栅极，则互补第一栅极亦可相对于互补第一源极正向偏压。

-当输入端偏压于第一输入逻辑电位时，互补第一栅极与互补第一源极相对于彼此反向偏压，且互补第一通道不导电。

若在发明的半导体逻辑元件中，第二fet为耗尽模式场效应晶体管，则以下事实适用：

-当输入端偏压于第一输入逻辑电位时，第二栅极相对于第二源极反向偏压，且第二通道不导电。

-当输入端偏压于第二输入逻辑电位时，第二栅极大致调整于与第二源极相同的电位，且第二通道导电。若第二栅极单独地对应于外部cis栅极，则第二栅极亦可相对于第二源极正向偏压。

若在发明的互补半导体逻辑元件中，互补第二fet为耗尽模式场效应晶体管，则以下事实适用：

-当输入端偏压于第二输入逻辑电位时，互补第二栅极相对于互补第二源极反向偏压，且互补第二通道不导电。

-当输入端偏压于第一输入逻辑电位时，互补第二栅极大致调整于与互补第二源极相同的电位，且互补第二通道导电。若互补第二栅极单独对应于外部cis栅极，则第二亦可相对于第二源极正向偏压。

若在发明的半导体逻辑元件中，第二fet为增强模式cisfet，其中第二栅极单独对应于外部cis栅极，以下事实适用：

-当输入端偏压于第一输入逻辑电位时，第二栅极相对于第二源极处于相同电位或反向偏压或正向偏压，且第二通道不导电。若第二栅极相对于第二源极正向偏压，则正向偏压不得超过将使第二通道导电的临限值。

-当输入端偏压于第二输入逻辑电位时，第二栅极相对于第二源极正向偏压，且正向偏压超过使第二通道导电的临限值。

若在发明的互补半导体逻辑元件中，互补第二fet为增强模式cisfet，其中互补第二栅极单独对应于外部cis栅极，则以下事实适用：

-当输入端偏压于第二输入逻辑电位时，互补第二栅极相对于互补第二源极处于相同电位或反向偏压或正向偏压，且第二通道不导电。若互补第二栅极相对于互补第二源极正向偏压，则正向偏压不得超过将使互补第二通道导电的临限值。

-当输入端偏压于第一输入逻辑电位时，互补第二栅极相对于互补第二源极正向偏压，且正向偏压超过临限值以使得互补第二通道导电。

若在发明的半导体逻辑元件中，第一fet为增强模式cisfet，其中第一栅极单独对应于外部cis栅极，以下事实适用：

-当输入端偏压于第一输入逻辑电位时，第一栅极相对于第一源极正向偏压，且正向偏压超过使第一通道导电的临限值。

-当输入端偏压于第二输入逻辑电位时，第一栅极相对于第一源极处于相同电位或反向偏压或正向偏压。若第一栅极相对于第一源极正向偏压，则正向偏压不得超过将使第一通道导电的临限值。

若在发明的互补半导体逻辑元件中，互补第一fet为增强模式cisfet，其中互补第一栅极单独对应于外部cis栅极，则以下事实适用：

-当输入端偏压于第二输入逻辑电位时，互补第一栅极相对于互补第一源极正向偏压，且正向偏压超过使互补第一通道导电的临限值。

-当输入端偏压于第一输入逻辑电位时，互补第一栅极相对于互补第一源极处于相同电位或反向偏压或正向偏压。若互补第一栅极相对于互补第一源极正向偏压，则正向偏压不得超过将使互补第一通道导电的临限值。

包含增强模式第一fet以及增强模式第二fet的半导体逻辑元件的示例示出于图79及图80中。第一fet对应于表面通道cisfet，其中输入端对应于第一外部栅极。图80示出半导体逻辑元件的示意性布局，且图79示出半导体逻辑元件的沿着图80的虚线8071的示意性横截面。第一源极节点包含第一导电性类型源极掺杂部711、下部经掺杂第一导电性类型源极延伸掺杂部7911及布线881。第一辅助栅极节点包含第二导电性类型背栅极掺杂部7947、第二导电性类型背栅极接点掺杂部7917及布线8087。第一栅极节点(亦即输入端)包含外部栅极7925及布线8085。第一通道能够输送迁移第一导电性类型电荷载流子，且其对应于表面通道7931。

第一漏极包含第一导电性类型漏极掺杂部713及下部经掺杂第一导电性类型漏极延伸掺杂部7913。第二栅极包含外部栅极726。内部节点包含第一漏极掺杂部713、漏极延伸掺杂部7913、外部栅极726及布线3483。第二通道能够输送迁移第二导电性类型电荷载流子，且其对应于表面通道3732。输入端与内部节点之间存在可选“拖行式”平板电容器8090。第二源极节点包含第二导电性类型源极掺杂部712、下部经掺杂第二导电性类型源极延伸掺杂部3712及布线882。第二辅助栅极节点包含第一导电性类型背栅极掺杂部3748、第一导电性类型背栅极接点掺杂部3718及布线3888。第二漏极节点(亦即输出端)包含第二导电性类型漏极掺杂部714、下部经掺杂第二导电性类型漏极延伸掺杂部3714及布线884。第二通道能够输送迁移第二导电性类型电荷载流子，且其对应于表面通道3732。

图79及图80的左手侧上的第一导电性类型第一fet为增强模式晶体管的事实意谓当第一栅极偏压于第一输入逻辑电位且第一源极偏压于第一源极电位时，则第一栅极必须相对于第一源极正向偏压高于临限电平，这是由于否则第一通道7931将不导电。当第一栅极偏压于第二输入逻辑电位且第一源极偏压于第一源极电位时，则第一栅极必须相对于第一源极处于相同电位或反向偏压，以便保证第一通道7931不导电。第一栅极亦可实际上相对于第一源极正向偏压，但仅低于临限值以便保证第一通道不导电。

在图79及图80中，右手侧上的第二导电性类型第二fet在此示例中为增强模式晶体管。当输入端偏压于第一输入逻辑电位时，第一通道导电，意谓第二栅极偏压于第一源极电位。当第二栅极偏压于第一源极电位且第二源极偏压于第一输出逻辑电位时，则第二通道3732必须不导电，意谓第二栅极可相对于第二源极处于相同偏压或反向偏压。此外，第二栅极亦可相对于第二源极正向偏压，但在此情况下，正向偏压不得超过临限值。当输入端偏压于第二输入逻辑电位时，第一通道不导电，意谓第二栅极处的电位安定于使第二通道导电的值，意谓第二栅极相对于第二源极正向偏压。

应注意，第二fet及其操作对应于图37及图38的右手侧上的第二fet，亦即，图79及图80的半导体逻辑元件适用于第二种类ccis逻辑。

图81a示出基于根据图79及图80的半导体逻辑元件的反相器配置的可能偏压方案。图81b示出根据图79及图80的半导体逻辑元件的可能偏压方案，其与图81a的半导体逻辑元件互补。图81c示出对应于图81a及图81b及第二种类经修改ccis逻辑的非mscl反相器配置。图81d示出另一非mscl反相器配置的偏压方案，其中半导体逻辑元件对应于图79及图80，且其中互补半导体逻辑元件包含耗尽模式第一fet及增强模式第二fet。图81a至图81d的较高阶标记在根据图52a至图52e的描述中加以解释。

值得注意的是，亦有可能在第一及第二fet中利用至此尚未呈现的不同种类的栅极配置。不同可能cisfet栅极配置的示例示出于图82a、图82b、图83a及图83b中。图82a示出包含环绕外部栅极8226及背栅极掺杂部8248的表面通道环绕cisfet栅极的示意性横截面。图82b示出包含内埋式通道掺杂部8232的内埋式通道环绕cisfet栅极的示意性横截面。图83a示出包含鳍状外部栅极8326及背栅极掺杂部8348的表面通道cisfet的示意性横截面。图83b示出包含内埋式通道掺杂部8332的鳍式内埋式通道cisfet的示意性横截面。对应于图83a及图83b的cisfet配置亦称为finfet配置。

图84a、图84b、图84c、图86a、图86b、图87a及图87b示出对称反相器配置中的可能偏压电平的示例。对称反相器一词意谓首先，第一fet与互补第一fet为类似但相反类型的晶体管，且第二fet与互补第二fet为类似但相反类型的晶体管。此外，对称反相器一词意谓当在反相器配置中，p及n型区域以及节点与对应互补节点之间的电位互换时，则导致相同反相器配置。在图84a、图84b、图84c、图86a、图86b、图87a及图87b的反相器配置中，字母i是指输入端，字母o是指输出端，且字母fs是指第一源极。第一输入逻辑电位8455a、第二输入逻辑电位8455b、第一输出逻辑电位8454a、第二输出逻辑电位8454b、第一源极电位8456a及互补第一源极电位8456b亦在图中的每一者中加以描绘。

在对应于图84a、图84b、图84c、图86a及图86b的对称反相器配置中，第一fet及互补第一fet为耗尽模式场效应晶体管。在对应于图84a、图84b、图84c及图87a的对称反相器配置中，第二fet及互补第二fet可为耗尽模式晶体管或增强模式场效应晶体管。在对应于图86a、图86b及图87b的对称反相器配置中，第二fet及互补第二fet为增强模式场效应晶体管。在对应于图87a及图87b的对称反相器配置中，第一fet及互补第一fet为增强模式场效应晶体管。图84a、图86a及图87b中的实施例对应于mscl；然而，应注意，对称反相器配置并非mscl的先决条件。基于图87b，可推断图79及图80的实施例亦适用于mscl。

图85a及图85b示出发明的反相器配置的示例，其中仅需要两个电位电平。在图85a的反相器配置中，第一fet及互补第一fet为耗尽模式晶体管，其中第一栅极以及互补第一栅极对应于外部栅极。在图85b的反相器配置中，第一fet及互补第一fet为耗尽模式晶体管，其中栅极至少自两侧约束通道。在对应于图85a及图85b的两个反相器配置中，第二fet及互补第二fet皆对应于增强模式晶体管。

至此，其中第一fet及/或第二fet对应于jfet的实施例，jfet的栅极对应于自至少两个侧围绕通道的一个单一掺杂区；在包含水平jfet的先前实施例中，栅极包含对应于相同导电性类型的单一掺杂区的上部栅极掺杂部及下部栅极掺杂部。然而，亦有可能利用其中单一掺杂区不自至少两个侧围绕通道的jfet。在图88至图90的实施例中，第一fet及第二fet为横向jfet，其中具有相同导电性类型的两个单独掺杂区位于通道的对置侧上；此等单独掺杂区称为前栅极掺杂部及背栅极掺杂部。图89示出半导体逻辑元件的示意性布局，图88示出半导体逻辑元件的沿着图89的虚线8971的示意性横截面，且图90示出半导体逻辑元件的沿着图89的虚线8972的示意性横截面。

第一源极节点包含第一导电性类型源极掺杂区311及布线481。第一辅助栅极节点包含第二导电性类型背栅极掺杂部8847、第二导电性类型背栅极接点掺杂部8817及布线8987。第一栅极节点(亦即输入端)包含前栅极掺杂部8825及布线8985。第一漏极包含第一导电性类型漏极掺杂部313。第一通道对应于位于第一源极与第一漏极之间且能够输送迁移第一导电性类型电荷载流子的第一导电性类型通道掺杂部8831。第二栅极包含第一导电性类型背栅极掺杂部8846及第一导电性类型背栅极接点掺杂部8816。内部节点包含第一漏极、第二栅极及连接两者的布线8983。第二源极节点包含第二导电性类型源极掺杂区312及布线482。第二通道对应于位于第二源极与第二漏极之间且能够输送迁移第二导电性类型电荷载流子的第二导电性类型通道掺杂部8832。输入端与内部节点之间存在可选“拖行式”平板电容器8990。第二辅助栅极节点包含第一导电性类型前栅极掺杂部8828及布线8988。第二漏极节点(亦即输出端)包含第二导电性类型漏极掺杂部314及布线484。

在图88、图89及图90的半导体逻辑元件中，第一辅助栅极节点可连接至(例如)第二输入逻辑电位，且第二辅助栅极节点可连接至(例如)第一源极电位。这是可能的，由于前栅极掺杂部及背栅极掺杂部在第一fet以及第二fet两者中皆对应于单独掺杂区。另外，图88、图89及图90的半导体逻辑元件的操作对应于图3及图4的半导体逻辑元件的操作，包括当输入端处于第一输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道导电且第二通道不导电，以及当输入端处于第二输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道不导电，第二通道导电且内部节点箝位于第一输出逻辑电位，亦即，图88、图89及图90的实施例适用于mscl及cs逻辑。

在对应于图91、图92及图93的实施例中，示出包含外部肖特基栅极的半导体逻辑元件的实施例。图92示出半导体逻辑元件的示意性布局，图91示出半导体逻辑元件的沿着图92的虚线9271的示意性横截面，且图92示出半导体逻辑元件的沿着图92的虚线9272的示意性横截面。在先前实施例中，在接点掺杂部与布线之间始终存在奥姆接触，但在图91、图92及图93中，外部肖特基栅极9127的导体材料相对于对应于第一通道掺杂部9131(位于第一导电性类型源极掺杂部311与第一导电性类型漏极掺杂部313之间)的第一导电性类型半导体材料在第一fet中形成肖特基二极管。类似地，第二fet中的外部肖特基栅极9126的导体材料相对于对应于第二通道掺杂部9132(位于第二导电性类型源极掺杂部312与第二导电性类型漏极掺杂部314之间)的第二导电性类型半导体材料形成肖特基二极管。

在图91、图92及图93中，第一源极节点对应于源极掺杂部311及布线481。第一栅极节点(亦即输入端)对应于第二导电性类型背栅极掺杂部9145、第二导电性类型接点掺杂部9115及布线9285。第一辅助栅极节点对应于外部肖特基栅极9127及布线9287。内部节点对应于第一漏极掺杂部313、外部肖特基栅极9126及连接两者的布线9283。输入端与内部节点之间存在可选平板电容器9290。第二辅助栅极节点对应于第一导电性类型背栅极掺杂部9148、第一导电性类型接点掺杂部9118及布线9288。第二源极节点对应于源极掺杂部312及布线482。第二漏极节点(亦即输出端)对应于漏极掺杂部314及布线484。

在图91、图92及图93的半导体逻辑元件中，第一辅助栅极节点可连接至(例如)第二输入逻辑电位，且第二辅助栅极节点可连接至(例如)第一源极电位。图91、图92及图93的半导体逻辑元件的操作对应于图88、图89及图90的操作，亦即，不包括辅助栅极，图91、图92及图93的半导体逻辑元件的操作对应于图3及图4的半导体逻辑元件的操作，包括当输入端处于第一输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道导电且第二通道不导电，以及当输入端处于第二输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道不导电，第二通道导电，且内部节点箝位于第一输出逻辑电位，亦即，图91、图92及图93的实施例适用于mscl。此外，第一fet及第二fet两者较佳对应于耗尽模式导体半导体场效应晶体管(csfet)。

图95示出对应于本发明的一实施例的半导体逻辑元件的示意性布局，图94示出半导体逻辑元件的沿着图95的虚线9571的示意性横截面，图96示出第一fet的沿着图95的虚线9572的示意性横截面，且图97示出第二fet的沿着图95的虚线9573的示意性横截面。在图94至图97的实施例中，第一fet为具有连接在一起作为第一栅极的单独前栅极掺杂部9425及背栅极掺杂部9445的结型场效应晶体管。另外，该实施例包含为csfet的第二fet，其中第一导电性类型背栅极掺杂部9446及外部肖特基栅极9426连接在一起作为第二栅极。第二fet中不需要布线用于连接外部肖特基栅极与第一导电性类型背栅极掺杂部的原因是归因于以下事实：在此情况下，外部肖特基栅极的导体材料与第二fet的第一导电性类型半导体材料及与第二fet的第二导电性类型半导体材料的肖特基结形成奥姆接触。

在图94至图97中，第一源极节点对应于第一导电性类型第一源极掺杂部311及布线481。第一栅极节点(亦即输入端)对应于第二导电性类型前栅极掺杂部9425、第二导电性类型背栅极掺杂部9445、第二导电性类型接点掺杂部9415及布线9585。第一源极掺杂部311与第一漏极掺杂部313之间存在能够输送迁移第一导电性类型电荷载流子的第一导电性类型第一通道掺杂部9431。第二栅极对应于外部肖特基栅极9426及第一导电性类型背栅极掺杂部9446。内部节点对应于第一导电性类型漏极掺杂部411、第二栅极及连接两者的布线9583。输入端与内部节点之间可存在可选平板电容器9590。第二源极节点包含第二导电性类型第二源极掺杂部312及布线482。第二漏极节点(亦即输出端)包含第二导电性类型第二漏极掺杂部314及布线484。第二源极掺杂部312与第二漏极掺杂部314之间存在能够输送迁移第二导电性类型电荷载流子的第二导电性类型第二通道掺杂部9432。

图94至图97的半导体逻辑元件的操作对应于图3及图4的半导体逻辑元件的操作，包括当输入端处于第一输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道导电且第二通道不导电，以及当输入端处于第二输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道不导电，第二通道导电且内部节点箝位于第一输出逻辑电位，亦即，图91、图92及图93的实施例对应mscl。在对应于图88至图97的实施例中，自然亦可用如先前已经解释的恰当隔离阱替换水平绝缘层360。

图98及图99的实施例示出图49中呈现的实施例的修改。图99示出对应于本发明的一实施例的半导体逻辑元件的示意性布局，且图98示出半导体逻辑元件的沿着图99的虚线9971的示意性横截面。图98及图99中的半导体逻辑元件的优势为内部节点至半导体逻辑元件外部的电容耦合得以最小化，这是因为内部节点由属于相同半导体元件的偏压节点完全围绕。以此方式，当输入端处于第二输入逻辑电位时，内部节点(例如)至射频谐振的耦合得以缓和，亦即，内部节点充当接收天线的趋势得以缓和。

在图98及图99中，水平导体层9878包夹于水平绝缘层360与额外水平绝缘层9860之间。垂直导体层9868包夹于垂直绝缘层362与额外垂直绝缘层9862之间。垂直导体层9868及水平导体层9878电接触在一起且自下方及水平方向围绕像素。层9860、9862、9868及9878为可选的，可结合水平绝缘层360及/或结合绝缘基体(在图98的实施例中对应于层300)用于包含水平绝缘层及/或绝缘基体的任何其他先前实施例中。亦值得注意的是，替代使用所有四个9860、9862、9868及9878可选层，可自然地仅使用可选垂直层9862及9868。此外，图98的实施例亦包含浅渠沟隔离(sti)162，其为可选的及亦可用于先前实施例中。

在图98及图99的实施例中，第一栅极节点(亦即输入端)对应于第二导电性类型背栅极掺杂部4945、第二导电性类型接点掺杂部715及布线9985。第一源极节点对应于第一导电性类型第一源极掺杂部711及布线881。第一导电性类型掺杂部4946对应于第一漏极及第二栅极两者，且其对应于半导体逻辑元件的内部节点。第一导电性类型第一通道掺杂部731位于第一源极掺杂部711与第一导电性类型掺杂部4946(亦对应于第一漏极)之间，且其能够输送迁移第一导电性类型电荷载流子。第一辅助栅极节点对应于外部栅极4927及布线9987。第二源极节点对应于第二导电性类型第二源极掺杂部712及布线882。第二漏极节点(亦即输出端)对应于第二导电性类型第二漏极掺杂部714及布线884。第二导电性类型第二通道掺杂部732位于第二源极掺杂部与第二漏极掺杂部之间，且其能够输送迁移第二导电性类型电荷载流子。第二辅助栅极节点对应于第二外部栅极4928、额外第二辅助栅极9828以及垂直及水平导体层9868及9878。应注意，前述垂直及水平导体层可替代地连接至(例如)输入端，且额外第二辅助栅极可替代地连接至(例如)第一源极节点。

图98及图99的半导体逻辑元件较佳经偏压而使得在第一fet中，在第一辅助栅极4927下方的半导体界面处存在迁移第二导电性类型电荷载流子层，且在第二fet中在第二辅助栅极4928下方的半导体界面处存在迁移第一导电性类型电荷载体层而无关于输入端处于第一还是第二输入逻辑电位的事实。在此情况下，图98及图99的半导体逻辑元件的操作类似于图3及图4的半导体逻辑元件的操作，包括当输入端处于第一输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道导电且第二通道不导电，以及当输入端处于第二输入逻辑电位时，当第二源极处于第一输出逻辑电位时及当第一源极处于第一源极电位时，第一通道不导电，第二通道导电，且内部节点箝位于第一输出逻辑电位。图98及图99的实施例适用于mscl及第一种类经修改ccis逻辑。应注意，与外部栅极9828相关的电容在图98及图99的实施例中可通过在外部栅极9828下方置放sti而得以减小。

图100a示出当第一导电性类型为p型且第二导电性类型为n型时，对应于图98及图99的实施例的可能偏压方案。类似地，图100b示出当第一导电性类型为n型且第二导电性类型为p型时，对应于图98及图99的实施例的可能偏压方案。

图101a至图101l示出用于可结合本发明利用的典型晶体管类型的符号。在此等图中，符号s是指源极，符号d是指漏极，符号fg是指前栅极，且符号bg是指背栅极。在cisfet中，前栅极一词是指外部cis栅极，在csfet中，前栅极一词是指外部肖特基栅极，且在jfet中，前栅极一词是指前栅极掺杂部。在cisfet、csfet及jfet中，背栅极一词是指背栅极掺杂部。在fg与bg节点在jfet中短接在一起的情况下，亦可利用上部及下部栅极掺杂部诸词(如在图3及图4的情况中)或仅栅极掺杂部一词(如在图5及图6的情况中)替代fg及bg；有时，这些晶体管配置在文献中亦称为静态诱发晶体管(sit)。

图101a示出增强模式(em)n型cisfet(ncisfet)，图101b示出耗尽模式(dm)ncisfet，图101c示出emp型cisfet(pcisfet)，图101d示出dmpcisfet，图101e示出emncsfet，图101f示出dmncsfet，图101g示出empcsfet，图101h示出dmpcsfet，图101i示出emnjfet，图101j示出dmnjfet，图101k示出empjfet，且图101l示出dmpjfet。应注意，关于图101a至图101l，利用与在本文中其他处不同的命名惯例，这是由于根据所有节点处于相同电位时通道导电(dm)还是不导电(em)而作出dm与em晶体管之间的差异(亦即，根据此命名，不可通过将合适偏压施加至对应于bg或fg节点的可选辅助栅极节点而改变晶体管类型)。然而，应注意，当fg与bg短接在一起作为栅极节点时，图101a至图101l的命名惯例与本文其他处不存在差异。

在先前示出的实施例的描述中已经解释，有可能利用dm及emcisfet作为第一fet，利用dm及emcisfet作为第二fet，利用dm及emjfet作为第一fet，利用dm及emjfet作为第二fet，利用dmcsfet作为第一fet，且利用dmcsfet作为第二fet。然而，应注意，有可能亦利用emcsfet(正如emjfet)作为第一fet，在此情况下，第一栅极节点(亦即输入端)在偏压于第一输入逻辑电位时必须相对于偏压于第一源极电位的第一源极正向偏压，以便使第一通道导电。正向偏压配置的功率消耗取决于带隙宽度、肖特基障壁高度、温度及正向偏压量，亦即，在有利情况(如在宽带隙半导体材料的情况下)，第一栅极上的正向偏压可能不会导致过大功率消耗。另一重要观测结果为亦可利用emcsfet(正如emjfet)作为第二fet，在此情况下，当输入端处于第二输入逻辑电位时，第二栅极必须相对于第二源极正向偏压。然而，为了维持正向偏压，可能有必要在第一漏极掺杂部下方植入杂质原子，从而引入局部中间带隙能态。以此方式，内部节点将收集足够的由中间带隙状态产生的迁移第一导电性电荷载流子以便对第二通道掺杂部与第二栅极之间的正向偏压pn结或正向偏压肖特基结中产生的电流进行计数。此不利面为自然地增大功率消耗。维持前述正向偏压的另一可能性将为在第一fet中使用比在第二fet中带隙窄的半导体材料，这是由于较窄带隙将产生较多暗电流。

图102示出基于硅的反相器配置，其包含对应于empcisfet10294的传统互补半导体逻辑元件以及根据本发明的具有作为第一fet的dmpcisfet及作为第二fet的dmncisfet的半导体逻辑元件10293。在对应于mscl的此反相器配置中，半导体逻辑元件10293已替换对应于emncisfet的传统半导体逻辑元件，该emncisfet原本将存在于对应tscl具有0v及5v作为逻辑电位的传统反相器配置中。在对应于tscl的传统反相器配置中，当反相器的输入端处于第一逻辑电位(在此情况下为0v)时，emncisfet的通道不导电且empcisfet的通道导电，且此外，当反相器的输入端处于第二逻辑电位(在此情况下为5v)时，emncisfet的通道导电且empcisfet的通道不导电。

在根据本发明的半导体逻辑元件10293中，第一fet(亦即输入端)的第一栅极包含第一外部栅极及第一背栅极掺杂部两者。除了第一漏极掺杂部之外，内部节点亦包含第二fet的第二外部栅极及第二背栅极掺杂部两者。输入端与内部节点之间存在可选平板电容器10290。在图102的反相器配置中，empcisfet10294的外部栅极与半导体逻辑元件10293的输入端连接在一起作为反相器配置的输入端，且empcisfet10294的漏极与半导体逻辑元件的第二漏极(亦即输出端)连接在一起作为反相器配置的输出端。

在图102中，第一fet的通道深度10291已指示为在通道夹止时为3v，且第二fet的通道深度10292已指示为在通道夹止时为1.5v。第一源极偏压于为-1.5v的第一源极电位，且第二源极偏压于0v。在empcisfet10294中，背栅极掺杂部连接至偏压于5v的源极节点。在图102的反相器配置中，第一输入逻辑电位及第一输出逻辑电位对应于0v，且第二输入逻辑电位及第二输出逻辑电位对应于5v。考虑第二fet中的n型第二源极偏压于0v且第二fet的通道深度为1.5v意谓当包含p型背栅极掺杂部的第二fet的栅极偏压于-1.5v时，自第二源极至第二漏极将存在大致1v的障壁高度。此原因为此为前述障壁高度加伪通道深度1.5v等于1.5v反向偏压加内置电位(大致1伏特)，从而导致1v用于前述障壁高度。

图102的mscl偏压方案已在图103a中以较高阶反相器符号加以说明，其中根据本发明的单一半导体逻辑元件的存在由互补第一源极电位的缺乏来指示(见三角形反相器符号的最低拐角)。103b的较高阶反相器符号示出图102的反相器配置的另一可能非mscl偏压方案，其中对图102的唯一更改为对应于empcisfet10294的源极及背栅极掺杂部的节点连接至4v。在图103b的反相器配置中，第一输入及输出逻辑电位对应于0v，第二输入逻辑电位对应于5v，且第二输出逻辑电位对应于4v，亦即，第二输出逻辑电位相对于第二输入逻辑电位移位-1v。

图103c示出图102的非mscl经修改反相器配置，其中对应于源极及背栅极掺杂部的empcisfet10294的节点偏压于6v，且其中empcisfet10294的临限电压的绝对值使得当empcisfet10294的外部栅极偏压于5v时，empcisfet10294的通道不导电，且当empcisfet10294的栅极偏压于0v时，empcisfet10294的通道导电。在图103c的反相器配置中，第二输出逻辑电位相对于第二输入逻辑电位移位1v。图103d示出图103c的反相器配置的非mscl修改，其中empcisfet(对应于传统互补半导体逻辑元件)的源极偏压于6v，且其中empcisfet中的临限电压的较大绝对值是通过使背栅极掺杂部偏压于7v(其由线10308c指示)来达成。而在图103c的反相器配置中，临限电压的较大绝对值是通过背栅极掺杂部的恰当掺杂来达成。在图103c及103d的反相器配置两者中，第二输出逻辑电位皆相对于第二输入逻辑电位移位1v。

图103e示出图102的非mscl经修改反相器配置，其中第一fet的通道深度已增大至4v(如在反相器符号中的三角形的最上拐角中所指示)，第一源极电位已改变至-2.5v，第二源极处的第一输出逻辑电位已改变至-1v，且在empcisfet10294中，对应于源极及背栅极掺杂部的节点的电位已改变至4v。因此，第一及第二输出逻辑电位两者皆已相对于第一及第二输入逻辑电位改变了-1v。

图104示出基于硅的反相器配置，其包含对应于emncisfet10494的传统互补半导体逻辑元件以及根据本发明的具有作为第一fet的dmncisfet及作为第二fet的dmpcisfet的半导体逻辑元件10493。在对应于mscl的此反相器配置中，半导体逻辑元件10493已替换对应于emncisfet的传统半导体逻辑元件，该emncisfet原本将存在于对应于具有0v及5v作为逻辑电位的tscl的传统反相器配置中。在该反相器配置中，5v对应于第一输入及输出逻辑电位，且0v对应于第二输入及输出逻辑电位。在第一fet中，第一源极偏压于第一源极电位(6.5v)，且对应于第一辅助栅极的第一外部栅极偏压于第二逻辑电位(0v)。第一栅极(亦即输入端)对应于第一背栅极掺杂部，且其偏压于第一逻辑电位(5v)或第二逻辑电位。内部节点对应于第一漏极及第二背栅极掺杂部。输入端与内部节点之间存在可选平板电容器10490。对应于第二辅助栅极的第二外部栅极偏压于第一源极电位(6.5v)。第二源极偏压于第一逻辑电位(5v)。第二漏极对应于半导体逻辑元件10493的输出端。

在图104中，当输入端处于第一逻辑电位时(亦即，当第一通道导电时时)且当第一通道处于夹止时，第一辅助栅极的偏压导致在辅助栅极下方形成孔反转层。类似地，当输入端处于第二逻辑电位时(亦即，当第二通道导电时)且当第二通道处于夹止时，第二辅助栅极的偏压导致在第二辅助栅极下方形成电子反转层。第一fet的通道深度10491已指示为在通道夹止时为3v，且第二fet的通道深度10492已指示为在通道夹止时为1.5v。

在emncisfet10494中，对应于源极及背栅极掺杂部的节点偏压于第二逻辑电位(0v)。在图104的反相器配置中，emncisfet10494的外部栅极与半导体逻辑元件10493的输入端已连接在一起作为反相器配置的输入端，且emncisfet10494的漏极与半导体逻辑元件10493的输出端已连接在一起作为反相器配置的输出端。

图104的mscl偏压方案已在图105a中以较高阶反相器符号加以说明，其中根据本发明的单一半导体逻辑元件的存在由互补第一源极电位的缺乏来指示(见三角形反相器符号的最高拐角)。105b的较高阶反相器符号示出图104的反相器配置的另一可能非mscl偏压方案，其中对图104的唯一更改为对应于emncisfet10494的源极及背栅极掺杂部的节点连接至1v。在图105b的反相器配置中，第一输入及输出逻辑电位对应于5v，第二输入逻辑电位对应于0v，且第二输出逻辑电位对应于1v，亦即，第二输出逻辑电位相对于第二输入逻辑电位移位1v。

图105c示出图104的非mscl经修改反相器配置，其中对应于源极及背栅极掺杂部的emncisfet10494的节点偏压于-1v，且其中emncisfet10494的临限电压的绝对值使得当em10494的外部栅极偏压于0v时，emncisfet10494的通道不导电，且当emncisfet10494的栅极偏压于5v时，emncisfet10494的通道导电。在图105c的反相器配置中，第二输出逻辑电位相对于第二输入逻辑电位移位-1v。图105d示出图105c的反相器配置的非mscl修改，其中emncisfet(对应于传统互补半导体逻辑元件)的源极偏压于-1v，且其中emncisfet中的临限电压的较大绝对值是通过使背栅极掺杂部偏压于-2v(其由线10508c指示)而达成，而在图105c的反相器配置中，临限电压的较大绝对值是通过背栅极掺杂部的恰当掺杂而达成。在图105c及105d的反相器配置两者中，第二输出端电位皆相对于第二输入电位移位了-1v。

图105e示出图104的非mscl经修改反相器配置，其中第一fet的通道深度已增大至4v(如在反相器符号中的三角形的最低拐角中所指示)，第一源极电位已改变至7.5v，第二源极处的第一输出逻辑电位已改变至6v，且在emncisfet10494中，对应于源极及背栅极掺杂部的节点的电位已改变至1v。因此，第一及第二输出逻辑电位两者皆已相对于第一及第二输入逻辑电位改变了1v。

应注意，在包含empcisfet及/或emncisfet作为逻辑元件而操作的反相器配置中(如在图102至图106i中)，empcisfet可由empcsfet或empjfet替换，且emncisfet可由emncsfet或emnjfet替换，限制条件为当反相器的输入端处于第一或第二输入逻辑电位时，肖特基结或pn结中的正向偏压不足够大以引起过大功率消耗。正向偏压肖特基或pn结中的此功率消耗取决于csfet中的肖特基障壁高度、带隙宽度、温度及正向偏压的大小。减轻此功率消耗的方式为在第一情况中利用形成大肖特基障壁及宽带隙半导体材料的材料，以及在第一与第二输入逻辑电位之间的相对较小电位差。重要观测结果亦为有可能利用dm场效应晶体管作为非tscl配置中的传统半导体逻辑元件或作为传统互补半导体逻辑元件。亦应注意，在包含emfet以及根据本发明的半导体逻辑元件的反相器配置中，除了图102及图104中呈现的元件之外，亦有可能利用本文中描述的任何其他半导体逻辑元件。

图106a示出tscl(非电平移位)反相器配置，其中源极与背栅极掺杂部已在emncisfet及empcisfet两者中连接在一起。此外，emncisfet及empcisfet两者之外部栅极已连接在一起作为反相器配置的输入端，其偏压于第一输入逻辑电位(0v)或第二输入逻辑电位(5v)。包含emncisfet的源极的节点偏压于第一输出逻辑电位(0v)，且包含empcisfet的源极的节点偏压于第二输出逻辑电位(5v)。另外，emncisfet及empcisfet两者的漏极已连接在一起作为反相器配置的输出端。当反相器配置的输入端处于第一输入逻辑电位时，empcisfet的通道导电，且emncisfet的通道不导电，从而使反相器配置的输出端偏压于第二输出逻辑电位。当反相器配置的输入端处于第二输入逻辑电位时，emncisfet的通道导电且empcisfet的通道不导电，从而使反相器配置的输出端偏压于第一输出逻辑电位。

图106b至图106i示出电平移位非mscl反相器配置，其对应于图106a的传统反相器配置，但其中第一及/或第二输出逻辑电位移位。图106b示出一反相器配置，其中第一输出逻辑电位相对于第一输入逻辑电位移位-1v且第二输出逻辑电位相对于第二输入逻辑电位移位1v。图106c示出一反相器配置，其中第一输出逻辑电位相对于第一输入逻辑电位移位1v且第二输出逻辑电位相对于第二输入逻辑电位移位-1v。图106d示出一反相器配置，其中第一输出逻辑电位相对于第一输入逻辑电位移位-1v。图106e示出一反相器配置，其中第一输出逻辑电位相对于第一输入逻辑电位移位1v。图106f示出一反相器配置，其中第二输出逻辑电位相对于第二输入逻辑电位移位1v。图106g示出一反相器配置，其中第二输出逻辑电位相对于第二输入逻辑电位移位-1v。图106h示出一反相器配置，其中第一及第二输出逻辑电位相对于第一及第二输入逻辑电位移位-1v。图106i示出一反相器配置，其中第一及第二输出逻辑电位相对于第一及第二输入逻辑电位移位1v。

图107a至图107h示出根据本发明的二进制逻辑电平移位器，其包含具有不同输入端及/或输出端二进制逻辑电平的6个反相器。根据图107a及图107b的二进制逻辑电平移位器包含根据本发明的半导体逻辑元件及根据本发明的互补半导体逻辑元件。根据图107c至图107f的二进制逻辑电平移位器包含根据本发明的半导体逻辑元件及传统互补半导体逻辑元件。根据图107g及图107h的发明的二进制逻辑电平移位器包含传统半导体逻辑元件及传统互补半导体逻辑元件。图107a、图107c、图107e及图107g的实施例包含其中第一及第二输出逻辑电位两者已相对于第一及第二输入逻辑电位朝向第一方向移位的反相器。图107b、图107d、图107f及图107h的实施例包含其中第一或第二输出逻辑电位已相对于第一及第二输入逻辑电位朝向第一方向移位的反相器。在对应于图107c至图107h的二进制逻辑电平移位器中，较佳使对应于传统互补半导体逻辑元件及可能传统半导体逻辑元件的emfet位于水平绝缘层顶部上的soi层上；另外，emfets较佳由穿过soi层直至水平绝缘层的垂直绝缘渠沟围绕。

应注意，即使在图107a至图107h的实施例中，逻辑电平已始终朝向负方向移位，电平亦可能已朝向正方向移位。亦有可能在二进制逻辑电平移位器中，逻辑电平已朝向两个方向移位。此外，有可能混合图107a至图107h中呈现的不同类型的反相器为一个二进制逻辑电平移位器。此外，亦有可能二进制逻辑电平移位器在反相器之间包含其他二进制逻辑电平电路。反相器一词亦应广泛地理解为其中存在至少一个输入节点及至少一个输出节点连接至其他二进制逻辑电平装置的二进制逻辑电平装置，其中输入端处的第一输入逻辑电位提供输出端处的第二输出逻辑电位，且其中输入端处的第二输入逻辑电位提供输出端处的第一输出逻辑电位，亦即，反相器可包含亦提供不同于反相器功能性的额外功能性的多个逻辑元件。特定言之，反相器可对应于已向下转换为反相器的nand或nor元件。为了测试二进制逻辑电平装置是否对应于反相器，可移除二进制逻辑电平装置的除了两个节点之外的所有其他输入/输出节点，移除二进制逻辑电平装置中除了两个逻辑元件的所有其他逻辑元件，且检查第一节点处的第一输入逻辑电位是否提供第二节点处的第二输出逻辑电位，以及第一节点处的第二输入逻辑电位是否提供第二输出端处的第一输出逻辑电位。

特定言之，多电平逻辑电路(例如，根据图107a至图107h)可包含第一及第二逻辑电路(对应于反相器)，其中

-在该第一逻辑电路中，以下中的至少一个相对于该第一逻辑电路的第一输入逻辑电位及第二输入逻辑电位朝向一第一方向移位：该第一逻辑电路的第一输出逻辑电位、该第一逻辑电路的第二输出逻辑电位，

-在在该第二逻辑电路中，第一输入逻辑电位及第二输入逻辑电位相对于该第一逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位，且

-以下中的至少一个相对于该第二逻辑电路的第一输出逻辑电位及第二输出逻辑电位朝向该第一方向移位：该第二逻辑电路的第一输出逻辑电位、该第二逻辑电路的第二输出逻辑电位。

此外，多电平逻辑电路(例如，根据图107a至图107h)可包含第二及第三逻辑电路(对应于反相器)，其中

-在该第一逻辑电路中，以下中的至少一个相对于该第一逻辑电路的第一输入逻辑电位及第二输入逻辑电位朝向一第一方向移位：该第一逻辑电路的第一输出逻辑电位、该第一逻辑电路的第二输出逻辑电位，

-在该第二逻辑电路中，第一输入逻辑电位及第二输入逻辑电位相对于该第一逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位，

-以下中的至少一个相对于该第二逻辑电路的第一输出逻辑电位及第二输出逻辑电位朝向该第一方向移位：该第二逻辑电路的第一输出逻辑电位、该第二逻辑电路的第二输出逻辑电位，

-在该第三逻辑电路中，第一输入逻辑电位及第二输入逻辑电位相对于该第二逻辑电路的该第一输入逻辑电位及该第二输入逻辑电位朝向该第一方向移位，且

-以下中的至少一个相对于该第三逻辑电路的第一输出逻辑电位及第二输出逻辑电位朝向该第一方向移位：该第三逻辑电路的该第一输出逻辑电位、该第三逻辑电路的该第二输出逻辑电位。

值得注意的是，通道始终位于源极与漏极之间，半导体材料与栅极之间的栅极绝缘体材料可由真空或气体替换(特定言之，每当利用低k绝缘体有益时)，在所有发明的半导体逻辑元件中，第一源极偏压于第一源极电位，且在所有发明的互补半导体逻辑元件中，互补第一源极偏压于互补第一源极电位。亦应注意，给定示例中的偏压较适合于硅，但可能未必对其他半导体材料起作用。在所有本发明的实施例中，有可能利用带隙工程设计(例如)以便建立基于cisfet、csfet或jfet的高电子迁移率晶体管(hemt)。另外，有可能利用基于多晶或非晶形半导体材料(例如)作为薄膜晶体管(tft)待用于(例如)显示器中的实施例。另外，发明的半导体逻辑元件及发明的互补半导体逻辑元件亦可基于(例如)石墨烯、碳奈米管及mos2(特定言之，当处于二维形式时，如石墨烯)。又一重要观测结果为藉助于发明的半导体逻辑元件及/或发明的互补半导体逻辑元件，与传统ccis逻辑相比时有可能降低功率消耗，这是由于有可能避免经由通道及经由栅极绝缘体材料的泄漏。

应注意，如图74中呈现的芯片的芯片可包含(例如)电感器、电容器及电阻器以及包括传统高电压装置(如绝缘门双极晶体管，igbt)及如ccis的对应于互补逻辑的集成电路的任何高电压装置。图74的芯片较佳是基于soi层，其可为位于绝缘体或硅载体/支撑晶圆(绝缘体晶圆应与硅具有大致类似的热膨胀是数)的顶部上的硅。传统高电压装置可通过移除对应位置处的soi层而处理为基于半导体的载体/支撑晶圆。

亦应注意，尽管在图74及图58的芯片配置中仅利用相对较小的电压，但本文件提供以可规划电压输出(可覆盖范围达几百或甚至数千伏特)实现可规划芯片的措施。特定言之，可藉助于图67、图68及图69中所示出的配置(及可能通过图75、、图76及/或图78b的配置)(若其在晶体管链中包含足够大量的晶体管以便耐受大电压差异)来实现此目的。此外，仅具有如图58及图74中呈现的芯片的单相位ac芯片，可容易地扩展芯片的操作至三相位操作，例如通过仅提供三组高电压元件(亦即，通过使高电压元件及对应输入及输出衬垫的数量成三倍)及通过在相对于彼此的所要相位下驱动该等元件。又一显而易见但重要的要点为，图52a至图107h中以粗体呈现的所有数字是指电压—标记v被省略，这是由于其将仅消耗空间而不提供显著增强的清晰度。

图24的半导体逻辑元件及其互补半导体逻辑元件使得能够实现cs逻辑。图23及图24的半导体逻辑元件示出有可能组合不同类型的fet用于第一及第二fet。此外，自然亦有可能制得不同半导体材料的图23及图24中的第一及第二fet。可实际上亦利用四个不同类型的晶体管用于第一fet、第二fet、互补第一fet及互补第二fet；甚至有可能利用不同半导体材料用于四个fet中的每一者。如先前所述，根据本发明的半导体逻辑元件实施例中可包含不同类型的晶体管作为第一fet及第二fet。类似地，根据本发明的互补半导体逻辑元件实施例中的第一fet及第二fet可包含两个以上不同类型的晶体管。举例而言，可使用第一类型横向jfet、第二类型表面通道cisfet、第二类型垂直jfet及第一类型内埋式通道cisfet。四个不同晶体管亦可由一、二、三或四个不同类型的半导体材料形成。甚至可在每一cisfet中使用对应于不同厚度的不同栅极绝缘层。甚至可利用四个以上不同晶体管以便形成不同类型的半导体逻辑元件及/或互补半导体逻辑元件以待用于芯片的不同部分处，以便优化芯片的效能。此外，如先前所解释，亦可在半导体逻辑元件中具有多个第一fet及/或多个第二fet，且所有此等可由不同种类的fet及/或不同种类的半导体材料制成。此外，替代仅具有一个栅极及/或辅助栅极，在栅极及/或辅助栅极具有对应于cis堆栈或肖特基栅极(对应于导体半导体(cs)堆栈)的外部栅极类型的情况下，亦可具有属于第一fet及/或第二fet的多个独立栅极及/或多个独立辅助栅极。

在其中发明的半导体逻辑元件的第二fet包含连接至独立第一fet的第一漏极的多个独立cis栅极的特定情况下，第一fet的多个独立输入端需要处于第二输入逻辑电位以便使第二通道导电，亦即，以便使输出端偏压于第一输出逻辑电位。此配置对应于第二类型经修改ccis逻辑，这是由于第二fet的多个独立栅极并不箝位于第一输出逻辑电位，且其具有以下益处：其提供快速切换速度，其需要较少区域，且其可用于半导体逻辑元件串联连接的(例如)nand(或nor)配置的部分中。此外，在发明的互补半导体逻辑元件包含具有连接至单一第二fet的第二栅极的第一漏极的多个独立第一fet的情况下，此配置可用于互补半导体逻辑元件并联连接以便节省区域的nand(或nor)配置的部分中。若此配置恰当地经设计，则切换速度的降低应极小，且在两个逻辑门nand(或反或)单元的情况下尤其如此。以前文描述的方式，仅需要6个晶体管用于对应于发明的第二种类经修改ccis逻辑的两个逻辑门nand(或nor)单元。以类似方式，可减少(例如)and、or、nor、xor、xnor及静态随机存取内存(sram)单元中的晶体管的数量。

替代在本文中利用的垂直jfet(perpendicularjfet)一词，亦可使用垂直jfet(verticaljfet)一词。除横向cisfet之外，自然亦有可能利用垂直cisfet，如绝缘门双极晶体管(igbt)中利用的cisfet，其中通道电流亦在垂直方向流动。另一可能性将为利用其中栅极位于渠沟内部以使得通道电流在垂直方向上流动的cisfet。在此等实施例中，漏极可位于相同表面或对置侧上的表面上。以类似方式，垂直jfet的漏极亦可位于在包含源极的表面的对置侧上的表面上。两个表面上皆亦可能存在布线。

发明的半导体逻辑元件的另一益处为闲置时的小功率消耗，这是由于通道泄漏可得以避免且因此仅自反向偏压pn结产生漏电流。亦应注意，cis栅极中的高度掺杂半导体材料(如强掺杂多晶硅)亦称为导体。

在不使用布线的情况下或在使得布线与所接触的对应导电性类型的半导体材料的费米能级适当的情况下，根据不同实施例的接点掺杂部实际上并无必要。亦有可能用肖特基栅极替换对应于外部栅极的cis堆栈(亦即cis堆栈将由cs堆栈替换)。绝缘体渠沟或甚至soi层可并有金属以便减小不同fet之间(例如，不同半导体逻辑元件之间及/或相同半导体逻辑元件的第一fet与第二fet之间)的电容耦合。亦可在可能的情况下将许多第一fet或第二fet封装至相同阱掺杂部(如隔离阱)以便节省区域。类似地，可在可能的情况下将属于不同半导体逻辑元件及/或互补半导体逻辑元件熔合在一起以便节省区域。在第一漏极与第二栅极在半导体材料内部电熔合在一起的情况下，其可能不必为类似地掺杂的区的部分，而其亦可经由并排定位的n+p+n+或p+n+p+结电熔合在一起。在提供其他偏压方式(例如，可经由半导体基体对第一fet或第二fet的源极、漏极或门极加偏压)的情况下，亦可忽略节点中的布线。因此，在示出且以文字描述本发明的一实施例的图中，若提供前述其他偏压方式，则可省略所有布线。

亦值得注意的是，在发明的半导体逻辑元件中，属于第二fet的第二源极未必始终必须偏压于第一输出逻辑电位。然而，在某一时间点，在包含上述发明的半导体逻辑元件的互补逻辑电路中，必须存在至少一个发明的半导体逻辑元件，其中第二源极偏压于第一输出逻辑电位。因此，尽管在示出及/或文字描述其中发明的半导体逻辑元件的第二源极连接至第一输出逻辑电位的情况的图中，在另一时间点或在另一半导体逻辑元件中第二源极不连接至第一输出逻辑电位可能并无问题。此外，发明的半导体逻辑元件亦可经设计以为双向的，以使得在发明的互补逻辑电路的操作期间，第二源极与第二漏极的功能可互换。又一要点为第一fet的第一源极可不始终连接至第一源极电位(例如，若存在串联连接于发明的半导体逻辑元件中的多个第一fet)。

当对应于(例如)图40中的第二fet的表面通道cisfet导电时，在外部栅极的中心部分下方可存在第二类型累积层，但在外部栅极的上部边缘下方，可存在第二类型反转层。在内埋式通道与绝缘层之间亦可存在比内埋式通道浅的极浅相反地掺杂的半导体材料层。在此情况下，实际上可存在反转层替代存在于界面处的累积层，但类型将始终相同。因此，在界面处存在累积层还是反转层还是钉扎层实际上并不重要，而替代地，重要的是在界面处存在哪一导电性类型迁移电荷载流子层。亦有可能用恰当地充电的绝缘层替换耗尽模式cisfet中的内埋式通道，从而在界面处导致迁移电荷载流子层。

“被配置以耦合”一词意谓在某一时刻，装置可能并不耦接至电源，但此时其为至少在某一时间点期间耦合至由“被配置以耦合”一词描述的特定电位。此外，在利用相同编号用于对应于本发明的不同实施例的不同图中所示出的某一目标的情况下，此特定目标的目标及/或功能可能未重复解释，而替代地，可自目标的功能在本文中初次描述的实施例读取解释。

对应于本发明的半导体逻辑元件及互补半导体逻辑元件的主要益处为单一缺陷不可在第一栅极节点以及第二源极节点及/或第二漏极节点之间建立永久性导电路径，这是归因于在其间存在内部节点的事实。通过提供较好缺陷隔离以使得缺陷不大可能在两个逻辑线之间导致永久性导电路径意谓较易于隔离由缺陷造成的损坏，较易于设计对缺陷的防范措施，且不大可能导致整个装置断裂。

本发明的目的为用根据本发明的半导体逻辑元件替换传统ccis逻辑的半导体逻辑元件的至少部分及/或用根据本发明的互补半导体逻辑元件替换传统ccis逻辑中的互补半导体逻辑元件的至少部分以便改良对缺陷的容许度。本发明的替代目的为用根据本发明的半导体逻辑元件替换传统ccis逻辑的半导体逻辑元件的至少部分及用根据本发明的互补半导体逻辑元件替换传统ccis逻辑中的互补半导体逻辑元件的至少部分，以便提供与传统ccis逻辑相比具有相对功率消耗及较好缺陷隔离的新颖半导体逻辑。本发明的又一目的为提供使得能够(例如)在混合模式芯片、功率电子元件、微机电系统(mems)、如sram及动态ram(dram)芯片的内存芯片及/或传感器及侦测器中应用多个逻辑电平的新颖半导体逻辑。在辐射侦测器中，可(例如)提供在一侧具有若干漂移环的互连逻辑。

最后，发明的半导体逻辑元件可用于用发明的半导体逻辑元件替换传统n型表面通道cisfet半导体逻辑元件，这是由于起作用的n型表面通道cisfet已归因于表面钉扎而极难实现。基于硅上锗的互补逻辑的益处为可通过锗达到比通过硅快得多的操作速度。

不应将在上文给出的描述中提供的特定示例视为限制所附申请专利范围的适用性及/或解释。上文给出的描述中提供的示例的列表及群组并非穷尽性的，除非另有明确陈述。