非线性信号处理中的噪声减少的制作方法

本发明涉及数字信号处理领域，尤其涉及用于减少因数字信号处理系统中的非线性引起的量化噪声的创新颤动技术。本发明一般应用于其中抖动由非线性处理元件引入数字信号的数字系统，并且尤其应用于由数值控制式振荡器中的截短器和Δ-Σ转换器引入的抖动。

发明背景

数字频率合成技术被广泛用于不同系统中，从而以较大灵活性生成准确的时钟频率。在此类系统的中心，通常存在一个(或多个)数字控制式振荡器(DCO)或数值控制式振荡器(NCO)。如图1所示，这些振荡器基本上包括数字累加器，其针对频率选择字(FSW)输入所设置的期望输出频率生成瞬时相位(Φ)。该累加器通过系统时钟来控制。在每个系统时钟循环上，累加器将先前累加的值与当前频率选择字FSW相加以生成输出相位字φ。

累加器内容往往被用在下流块中以表示信号的相位。例如，在直接数字频率合成系统(DDFS)中，由累加器输出的瞬时相位(Φ)驱动数模转换器(DAC)生成良好成形的输出信号或者它可以在相移器中被用来移动另一时钟的相位。

NCO或DCO的准确性取决于累加器中的寄存器宽度(N)；累加器中的比特数越大，经合成的频率的准确度越高。例如，24到48比特之间的寄存器宽度一般被用来生成非常准确的频率。

由于在下游块中处理较大数目的比特是不切实际的，因此仅保留几个最高有效比特(M)并丢弃其余比特。该功能由图1中所示的量化器执行，量化器在该情形中通过丢弃N-M个最低有效比特来截短累加器输出处的相位字。

截短是非线性机制，其在模拟信号的频率谱中生成伪分量。所生成的伪分量增大了抖动(其基于经截短的相位与NCO/DCO的输出相位之差(φ₁-φ)来定义。所生成的毛刺实际上是因截短导致的量化噪声并且在图2中示出。

相位字的截短由此向原始累加器输出添加了噪声。由此减小毛刺功率而不增大截短后的比特数目是高度期望的。

关于减少截短噪声存在数种不同的技术。它们通常基于随机化和/或噪声成形概念。随机化通常通过注入颤动信号以扰乱周期性并且展开频域中的毛刺来执行。颤动信号在截短之前添加到相位值。随机序列和确定性信号两者均已被用于颤动。此类技术以添加更多噪声和提升噪声本底为代价来将毛刺功率展开在更广的频带上。后滤波可以缓解该问题，但往往是不切实际和/或不高效的。

不同的办法基于噪声成形，往往使用Δ-Σ调制器，其中毛刺功率从感兴趣的频带中推出。为了使此类方法更高效，往往要求较大的过采样率，其往往因真实电路的速度限制而不可能。

发明概要

本发明的各实施例提供了用于减少NCO、DCO和频率合成器中的因非线性(诸如，截短和量化)而产生的噪声的方法和装置。一般而言，信号穿过两条(或更多条)互补路径，其中它被添加到共模颤动信号，共模颤动信号在穿过非线性功能之后通过简单的加法或减法来移除。

本发明的各实施例采用了一种颤动以减小带内毛刺功率并移除附加噪声而无需任何特殊滤波的创新方法。此类实施例可提供减小抖动而没有额外噪声惩罚的高效方式。该发明适用于软件和硬件实现两者。

根据本发明，提供了一种用于减小由非线性处理元件引入到数字信号的表示中的抖动的装置，包括：第一信号路径，其接收表示所述数字信号的输入字并且包括第一非线性处理元件；第二信号路径，其接收所述输入字的互补版本并且包括第二非线性处理元件；颤动信号生成器，其用于将共模颤动信号注入在所述非线性处理元件上游的每条信号路径；以及组合器，其用于将所述第一和第二非线性处理元件的输出组合以产生所述共模颤动信号被移除的共同输出。

将领会，颤动信号以数字字的形式来表明它自己。

非线性处理元件通常应当是等同的并且例如可以是截短器、数模转换器(DAC)、或Δ-Σ调制器(SDM)而不作为限定。

根据本发明的另一方面，提供了一种数字合成器，包括：数字或数值控制式振荡器，其响应于具有比特数目N的频率选择字以便以所述频率选择字所确定的频率生成N比特的相位输出字；反相器，其用于产生所述相位输出字的互补版本；第一信号路径，其接收所述相位输出字并且包括第一截短器，所述第一截短器用于截短所述相位输出字以产生具有比所述相位输出字更少的比特的相位字；第二信号路径，其接收所述相位输出字的互补版本并且包括第二截短器，所述第二截短器用于截短所述相位输出字的互补版本以产生具有比所述相位输出字更少的比特的相位字；颤动信号生成器，其用于将共模颤动信号注入在所述第一和第二截短器上游的每条信号路径；以及组合器，其用于将所述第一和第二截短器的输出组合以产生所述共模颤动信号被移除的共同输出相位字。

根据本发明的又一方面，提供了一种用于减小由非线性处理元件引入到数字信号的软件表示中的抖动的方法，包括：将表示所述数字信号的输入字应用于所述第一信号路径，所述第一信号路径包括第一非线性处理元件；将所述输入字的互补版本应用于第二信号路径，所述第二信号路径包括第二非线性处理元件；将共模颤动信号注入在所述非线性处理元件上游的每条信号路径；以及将所述第一和第二非线性处理元件的输出组合以产生所述共模颤动信号被移除的共同输出。

附图简述

本发明现在将会参照所附附图仅以示例的方式进行描述，其中：

图1是现有技术数字控制式振荡器和量化器的框图；

图2是示出由现有技术的截短操作产生的毛刺的频率图；

图3是根据本发明的实施例的具有颤动电路的数字控制式振荡器的框图；

图4示出了根据本发明的实施例的关于非线性系统的抖动分布对频率；

图5是用于实现频域中的颤动的装置的框图；

图6A和B分别示出了相域和频域中的颤动信号；

图7是用于实现差分颤动的装置的框图；以及

图8是解释颤动控制器的操作的流程图。

具体实施方式

本发明在数字合成器的上下文中的一个非限定示例性应用在图3中示出，其中DCO或NCO 10在其输入处接收N比特频率选择字(FSW)，其确定DCO/NCO 10的频率。DCO/NCO 10输出N比特相位字φ₁，其被馈送到量化器12的输入。频率选择字FSW还被馈送到颤动控制器26。颤动控制器26的功能是基于以下参照图4和6解释的准则来设置恰适的颤动量。颤动控制器26还可确定不需要颤动，在该情形中，它将其数字输出信号设为零。在该情形中，系统充当如上所述的常规系统，其中单路径相位信号经历N比特到M+1比特的截短。

输入到DCO 10的频率选择字FSW确定输出所跟踪的时域相位所针对的预期频率。在该非限定示例中，DCO/NCO 10仅仅是累加器，其任何时间的输出信号是先前时刻的输入信号的总和。如果输入频率是恒定信号，则输出是具有该恒定输入频率的正弦信号的时域相位。

输出相位字中的比特数目(N)通常是较大的数目(例如，48或94比特)以提供良好的频率/相位分辨率。

在N比特相位字被应用于DAC(数模转换器)时，DAC比特的数目的实践限制开始起作用。通常地，输出信号不得不被截短到低得多的比特数目(通常为8到12比特)以用于可行的数模转换。相位字中的比特数目φ₁在量化器12中被减少以产生输出相位字φ。

在该非限定性示例中，量化器12具有两条互补路径14a、14b，其各自接收DCO 10输出的相位字φ₁。将领会，可采用不止两条互补路径(若期望)。

每条路径14a、14b分别包括加法器16a、16b和M比特截短器18a、18b。截短器18a、18b的作用在于移除最低有效比特，仅留下M个最高有效比特。

在路径14b上游提供反相器20以提供相位字φ₁的补。作为结果，由DCO/NCO 10输出的相位字φ₁(PSW₁)被应用于路径14a中的加法器16a的第一输入，并且其互补相位字(-PSW₁)被应用于第二路径14b中的加法器16b的第一输入。加法器16a、16b的输出在截短器18a、18b中被截短为M比特。

在由减法器和除2除法器提供的组合器22中，将截短器18a的输出减去截短器18b的输出并将结果除以二。组合器22的输出是M+1比特相位字φ(PSW)。

加法器16a、16b的第二输入是在颤动合成块24中合成的颤动字。

根据本发明的实施例，可在颤动控制器26的控制下取决于DCO/NCO 10的频率来选择性地应用颤动。如图4所示，频带受限抖动分布对FSW包括独立于N但取决于频率、经截短比特数目(M)和抖动积分带宽的峰和谷。颤动仅被颤动控制器26应用于高抖动频率并且基于FSW设置来开启和关闭。

参照图4，将观察到抖动峰在满刻度(即，可由DCO 10生成的最大频率)除以2^M的倍数处重复。为了概述，以下属性应用于图4中解说的重复性分布：

1.峰的数目为2^M，其中M是每条路径上的输出经截短比特的数目。

2.峰在满刻度/2^M的倍数处重复。

3.抖动积分频带设置峰的宽度。

4.时钟频率设置各峰之间的距离。

抖动积分频带设置那些峰的宽度以使得峰到峰距离是累加器的时钟频率(Fclk)，如插入图4中放大示出的两峰的中点是累加器时钟的奈奎斯特频率(Fclk/2)，并且两个连续峰之间的距离等于时钟频率Fclk。

如果该频率位于这些峰之内，则它可通过改变FSW或者在截短前向DCO10的输出处的相位添加三角颤动信号来回移入和移出低抖动区域。然而，所添加的颤动的一个副作用是对背景噪声的贡献。根据本发明的实施例，两个或更多个相似差分路径的使用允许差分地应用颤动。作为结果，它可在截短之后容易地移除，从而它对背景噪声有最小影响而无需额外滤波。

颤动信号可在相域或频域中实现。如果在相域中实现，如图3中所示，则信号应当优选地为时域中的三角波并且其斜率应当大于图4中的高抖动频率区域的宽度。如果在频域中实现，如图5中所示，则颤动信号应当优选地为峰到峰振幅大于抖动分布中的峰的宽度的脉冲(方波)。

量化器12在频域中的一个实现在图5中示出。在该实现中，互补路径14a、14b各自包括在相应截短器18a、18b上游的相应DCO 28a、28b。代替共用DCO的输出被应用于两条信号路径14a、14b，频率选择字FSW及其互补物(其由互补块20生成)被应用于纳入分开的DCO 28a、28b的相应信号路径。颤动信号生成器24生成颤动频率，其在等同的DCO 28a、28b的输入处被添加，即在频域中添加。在该情形中，颤动信号是方波，其具有与以上关于图3描述的颤动三角波相同的效应。相应DCO 28a、28b的输出各自被相应截短器18a、18b截短，并且它们的输出在组合器22中组合，组合器22由减法器和除2除法器提供。图5中的操作的原理在其他方面类似于图3，不同之处在于颤动是在DCO 28a、28b的输入处在频域中添加。

图6A和6B分别描绘了相域和频域中的颤动信号对时间。图6B是图4的缩放版本。由颤动控制器26生成的颤动信号(其是相域上的锯齿(图6A))是频域中的方波(图6B)。应当在相域和频域中保持的必要数学条件如下：

D_F＞ΔF

以及Dφ＝D_F×D_clk

或者替换地，关于斜率的必要条件等同地为

D_φ＞ΔF/F_clk

其中D_F是按频率偏离形式表达的由颤动控制器26生成的颤动信号在频域中的振幅，如图6B所示，D_φ是如在相域中示出的图6A中所示的三角颤动信号。期望频率是系统的期望输出频率。

颤动控制器26的操作将参照图8所示的流程图来解释。将领会，颤动控制器可在硬件或软件中实现。在该非限定示例性实施例中，其在被实现为处理器的控制器26上运行的软件中实现。

在步骤100，颤动控制器接受输入FSW、Fclk和BW，其中FSW是频率选择字，Fclk是时钟频率，并且BW是量化器12的带宽。在步骤101，颤动控制器计算ΔF和余数R的值，其中

且

R＝rem(FSW,2^N-M)

在步骤102，颤动控制器26确定以下条件是否适用

以及

并且若是，则不应用颤动(步骤103)。如否，则在步骤104作出关于以下的进一步确定

若是，则在步骤105将颤动频率DF设为满足以下条件

2R+ΔF＜DF＜2(2^N-M-R)。

并且若否，则在步骤106将颤动频率DF设为满足以下条件

ΔF+2(2^N-M-R)＜DF＜2R-ΔF。

算法在步骤107处终止。

如图5中所示的每条信号路径中的截短是非线性，其生成主频率分量连同颤动和主信号的互调分量。由于主信号是互补的并且颤动信号是共模信号，因此偶数阶的互调分量连同输出求和器中的共模颤动一起移除。因此，不仅是额外颤动信号被消除，非线性分量也被部分移除，由此使整条路径线性化。

该技术可被扩展成包括路径中的其他非线性。例如，通过将DAC移动在最终求和器之前，它们的非线性也可被减小。

如图7所示，本发明的实施例可被用来减小因信号路径中的任何非线性而产生的抖动。在图7中，被颤动的DCO 30、32分别产生M+1比特的输出φ、-φ。这些被输入到加法器16a、16b的第一输入，其第二输入接收来自颤动生成器24的颤动信号，颤动信号由数字字D1[n]来表示。

加法器16a、16b的输出被馈送到静态非线性块34a、34b，其输出被馈送到减法器和除2除法器形式的组合器22。非线性块34a、34b可以是DAC、SDM(Δ-Σ调制器)或者任何其他等同的非线性块。

将理解，下游DAC和/或其非线性(例如，Δ-Σ调制器)可被包括在信号路径中。

本领域技术人员应当领会，本文的任何框图表示实施本发明的原理的解说性电路系统的概念图。例如，可以通过使用专用硬件以及能够与适当软件相关联地执行软件的硬件来提供处理器。当由处理器提供时，功能可以由单个专用处理器、单个共享处理器或多个单独的处理器来提供，其中的一些可以被共享。此外，术语处理器摂的明确使用不应当被解释为排他性地指代能够执行软件的硬件，而是可以隐含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于储存软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储。传统的和/或定制的其他硬件也可被包括在内。在实践中，本文中示出的功能框或模块可用硬件或在合适的处理器上运行的软件来实现。