解串行化电路及其操作方法与流程

本发明的实施例一般地涉及半导体技术领域，更具体地涉及解串行化电路及其操作方法。

背景技术：

半导体集成电路(ic)行业已生产多种多样的电子器件以解决不同领域中问题。由于ic变得更小更复杂，这些电子器件的时钟产生频率继续影响ic的性能。

技术实现要素：

根据本发明的一方面，提供了1.一种解串行化电路，包括：时钟生成电路，被配置为基于第一时钟信号和控制信号生成相位时钟信号组，所述相位时钟信号组的各相位时钟信号与所述相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值；第一锁存电路，被配置为基于所述相位时钟信号组和输入数据信号生成第一组数据信号；和第二锁存电路，被配置为基于所述相位时钟信号组的第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。

根据本发明的另一方面，提供了一种解串行化电路，包括：第一时钟生成电路，被配置为基于第一时钟信号和控制信号生成第一组相位时钟信号，所述第一组相位时钟信号的各相位时钟信号与所述第一组相位时钟信号的相邻相位时钟信号的偏移量为第一相位值；第二时钟生成电路，被配置为基于所述第一组相位时钟信号的第一相位时钟信号生成第二组相位时钟信号，所述第二组相位时钟信号的各相位时钟信号与所述第二组相位时钟信号的相邻相位时钟信号的偏移量为第二相位值；第一锁存电路，被配置为基于所述第一组相位时钟信号和输入数据信号生成第一组数据信号；第二锁存电路，被配置为基于所述第一组相位时钟信号的所述第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准；第三锁存电路，被配置为基于所述第二组相位时钟信号的第一相位时钟信号和所述第二组数据信号生成第三组数据信号；和第四锁存电路，被配置为基于所述第二组相位时钟信号的所述第一相位时钟信号和所述第二组数据信号生成第四组数据信号，所述第三组数据信号的各信号和所述第四组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。

根据本发明的又一方面，提供了一种操作解串行化电路的方法，所述方法包括：通过时钟生成电路，基于第一时钟信号和控制信号生成一组相位时钟信号，所述相位时钟信号组的各相位时钟信号与所述相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值；通过第一锁存电路，基于所述相位时钟信号组和输入数据信号生成第一组数据信号；和通过第二锁存电路，基于所述相位时钟信号组的第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准，所述第二组数据信号是并行数据流且所述输入数据是串行数据流，其中，所述第一时钟信号是不连续的。

附图说明

结合附图阅读以下详细说明，可更好地理解本发明的各方面。值得注意的是，根据工业中的标准实践，各种功能件未按照比例绘制。实际上，为了简化说明，可以任意增加或减少各种功能件的尺寸。

图1a是根据一些实施例的解串行化电路的框图。

图1b是根据一些实施例的由解串行化电路生成的波形的时序图。

图2是根据一些实施例的在图1或图6中可用作时钟生成电路的时钟生成电路的框图。

图3是根据一些实施例的在解串行化电路100中可用在图1a的时钟生成电路102中的分频电路的电路图。

图4是根据一些实施例的用在图1或图6的时钟生成电路中的第一相位切换电路的电路图。

图5是根据一些实施例的用在图1a的时钟生成电路102中的第二相位切换电路的电路图。

图6是根据一些实施例的另一解串行化电路的框图。

图7a是根据一些实施例的操作解串行化电路(例如，图1、图2或图6示出的解串行化电路)的方法的流程图。

图7b是根据一些实施例的操作时钟生成电路(例如，图1、图2或图6示出的时钟生成电路)的方法的流程图。

图8是根据一些实施例的操作分频电路(例如，图2、图3或图6示出的分频电路)的方法的流程图。

图9是根据一些实施例的操作第一相位切换电路(例如，图2、图4或图6示出的第一相位切换电路)的方法的流程图。

图10是根据一些实施例的操作第二相位切换电路(例如，图2、图5或图6示出的第二相位切换电路)的方法的流程图。

具体实施方式

以下公开内容提供不同的实施例或示例，用于实施所提供的主题的功能件。以下描述组件和装置的特定实例，以简化本发明。当然，这些仅仅是示例，并非旨在限制本发明。例如，在以下描述中的第一功能件形成在第二功能件上或上方可包含第一功能件和第二功能件形成为直接接触的实施例，且还可包含在第一功能件和第二功能件之间形成附加功能件、使第一功能件和第二功能件不可直接接触的实施例。此外，本发明可能在各种示例中重复参考数字和/或字母。此重复是为了简化和清楚的目的，且本身并不指示所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上方”、“上部”等来描述如图中所示的一个元件或功能件与另一元件或功能件的关系。空间相对术语用以包含除了附图所示的方向之外在使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可做相应解释。

根据一些实施例，解串行化电路(例如，串行至并行转换电路)被配置为接收输入数据或输出数据信号的串行流，且被配置为输出并行数据流或并行数据信号组。在一些实施例中，解串行化电路包含时钟生成电路、第一锁存电路和第二锁存电路。时钟生成电路被配置为基于第一时钟信号和控制信号生成一组相位时钟信号。在一些实施例中，第一锁存电路被配置为基于该相位时钟信号组和串行数据信号生成第一组数据信号。在一些实施例中，第二锁存电路被配置为基于第一相位时钟信号和第一组数据信号生成第二组数据信号或并行数据信号组。该并行数据信号组的各信号互相对准。在一些实施例中，第一时钟信号是不连续的。

图1是根据一些实施例的解串行化电路100的框图。

解串行化电路100包含时钟生成电路102、第一锁存电路104和第二锁存电路106。时钟生成电路102耦接至第一锁存电路104。第二锁存电路106耦接至第一锁存电路104。解串行化电路100被配置为接收串行数据流(例如，输入数据信号dq)，且被配置为将串行数据流(例如，输入数据信号dq)转换为并行数据流(例如，第二组数据信号d0、d1、d2、d3)。

时钟生成电路102被配置为接收第一时钟信号dqs和控制信号valid。时钟生成电路104被配置为基于第一时钟信号dqs和控制信号valid生成一组相位时钟信号p0、p1、p2和p3(统称为“相位时钟信号组p”)。时钟生成电路102是负边沿触发电路。在一些实施例中，时钟生成电路102是正边沿触发电路。第一时钟信号dqs是以频率fdqs在逻辑高和逻辑低之间振荡的参考时钟信号。在一些实施例中，第一时钟信号dqs是识别输入数据信号dq的数据序列内的记录(entry，或者被称为项目或记载条目)(例如，时隙)的数据选通信号。在一些实施例中，第一时钟信号dqs被外电路(未示出)阻止，以使其是非连续波形。在一些实施例中，第一时钟信号dqs未被外电路(未示出)阻止，以使其是连续波形。输入数据信号dq的前边沿与第一时钟信号dqs的前边沿的偏移量为一个相位差。在一些实施例中，输入数据信号dq的前边沿与第一时钟信号dqs的前边沿的偏移量为90度相位差。控制信号valid是以频率fvalid在逻辑高和逻辑低之间振荡的参考时钟信号。在一些实施例中，控制信号valid被用于解串行化电路100以指示输入数据信号dq包含将从串行数据流转换为并行数据流的数据。相位时钟信号组p中的各相位时钟信号与相位时钟信号组p的相邻相位时钟信号的偏移量为相位值pv1。在一些实施例中，相位值pv1是90度。控制信号valid的前边沿与输入数据信号dq的前边沿同步。控制信号valid的后边沿与输入数据信号dq的后边沿同步。

第一锁存电路104被配置为基于相位时钟信号组p和输入数据信号dq生成第一组数据信号d0p0、d1p1、d2p2和d3p3(统称为“第一组数据信号dp”)。第一锁存电路104是正边沿触发电路。在一些实施例中，第一锁存电路104是负边沿触发电路。

第二锁存电路106被配置为基于相位时钟信号组p的第一相位时钟信号p0和第一组数据信号dp生成第二组数据信号d0、d1、d2和d3(统称为“第二组数据信号ds”)。第二锁存电路106是正边沿触发电路。在一些实施例中，第二锁存电路106是负边沿触发电路。第二组数据信号中的各信号互相对准，以使第二组数据信号的各信号之间的相位差基本等于0度。

第一锁存电路104包括第一组触发器110a、110b、110c和110d(统称为“第一组触发器110”)。第一组触发器110的每个触发器具有第一输入端d，其被配置为接收输入数据信号dq。第一组触发器110的每个触发器具有第二输入端clk，其被配置为接收相位时钟信号组p的对应相位时钟信号。第一组触发器110的每个触发器具有输出端q，其被配置为输出第一组数据信号dp的对应信号。第一组触发器110的每个触发器的第二输入端clk耦接至相位时钟信号组p的相位时钟信号的对应输出端(未示出)。

第二锁存电路106包括第二组触发器112a、112b、112c和112d(统称为“第二组触发器112”)。第二组触发器112的每个触发器都对应所述第一组触发器110的每个触发器。第二组触发器112的每个触发器具有第三输入端clk，其被配置为接收相位时钟信号组p的第一相位时钟信号p0。第二组触发器112的每个触发器具有第四输入端d，其耦接至第一组触发器110的每个触发器的对应第一输出端q。第二组触发器112的每个触发器的第四输入端d被配置为接收第一组数据信号dp的对应信号。第二组触发器112的每个触发器具有第二输出端q，其被配置为输出第二组数据信号ds的对应信号。

输入数据信号dq是具有多个记录的数据序列。相位时钟信号组p的各相位时钟信号对应于输入数据信号的多个记录的各记录。第一组数据信号dp的各信号对应于相位时钟信号组p的各相位时钟信号和输入数据信号的多个记录的各记录。第二组数据信号ds的各信号对应于第一组数据信号dp的各信号。相位时钟信号组p的各信号的周期tp大于输入数据信号dq的周期tdq。

图1b是根据一些实施例的由解串行化电路生成的波形的时序图。

曲线102’代表第一时钟信号dqs；曲线104’代表由解串行化电路100接收的输入数据信号dq；曲线106’代表由时钟生成电路102接收的控制信号valid；曲线108’代表由第一触发器302(图3)生成的第一分频时钟信号d2_p(图3)；曲线110’代表由第一触发器302(图3)生成的第二分频时钟信号d2_n(图3)；曲线112’代表由时钟生成电路102生成的相位时钟信号组p的第一相位时钟信号p0；曲线114’代表由第一锁存电路104生成的第一组数据信号dp的第一数据信号d0p0；曲线116’代表由时钟生成电路102生成的相位时钟信号组p的第二相位时钟信号p1；曲线118’代表由第一锁存电路104生成的第一组数据信号dp的第二数据信号d1p1；曲线120’代表由时钟生成电路102生成的相位时钟信号组p的第三相位时钟信号p2；曲线122’代表由第一锁存电路104生成的第一组数据信号dp的第三数据信号d2p2；曲线124’代表由时钟生成电路102生成的相位时钟信号组p的第四相位时钟信号p3；曲线126’代表由第一锁存电路104生成的第一组数据信号dp的第四数据信号d3p3；曲线128’代表被第二锁存电路106用作时钟同步信号的时钟同步信号ck_synch；曲线130’代表由第二锁存电路106生成的第二组数据信号ds的第一数据信号d0；曲线132’代表由第二锁存电路106生成的第二组数据信号ds的第二数据信号d1；曲线134’代表由第二锁存电路106生成的第二组数据信号ds的第三数据信号d2；且曲线136’代表由第二锁存电路106生成的第二组数据信号ds的第四数据信号d3。

在时间t1处，曲线102’自逻辑高向逻辑低过渡，曲线104’的过渡(例如，曲线104’自逻辑低向逻辑高或相反方向的过渡取决于数据的实际值)反映串行数据存在，且响应于曲线104’的过渡，曲线106’自逻辑低向逻辑高过渡，因此使时钟生成电路102(在时间t2、t3、t4和t5处)生成相位时钟信号组p的第一相位时钟信号p0(例如，曲线112’)、相位时钟信号组p的第二相位时钟信号p1(例如，曲线116’)、相位时钟信号组p的第三相位时钟信号p2(例如，曲线118’)和相位时钟信号组p的第四相位时钟信号p3(例如，曲线122’)。

在时间t2处，响应于曲线106’的过渡，曲线104’自逻辑低向逻辑高过渡。在时间t2处，响应于曲线104’的过渡，曲线108’自逻辑低向逻辑高过渡，且响应于曲线104’的过渡，曲线110’自逻辑高向逻辑低过渡。在一些实施例中，曲线102’与曲线104’之间具有90度相位差。在一些实施例中，曲线102’在对应于数据d0、d1、d2或d3的中点的时间处自逻辑高向逻辑低过渡。

在时间t2处，响应于曲线102’自逻辑低向逻辑高过渡，曲线112’自逻辑低向逻辑高过渡，因此使触发器110a(图1a)保持输入数据信号dq的数据d0(如曲线104’所示)，并输出对应信号d0p0(如曲线114’所示)。在时间t2处，响应于曲线102’自逻辑低向逻辑高过渡或曲线112’自逻辑低向逻辑高过渡，曲线120’自逻辑高向逻辑低过渡。在时间t2处，响应于曲线102’自逻辑低向逻辑高过渡，曲线128’自逻辑低向逻辑高过渡。在一些实施例中，时钟同步信号ck_synch对应于由时钟生成电路102生成的相位时钟信号组p的第一相位时钟信号p0。

在时间t3处，响应于曲线102’自逻辑低向逻辑高过渡，曲线116’自逻辑低向逻辑高过渡，因此使触发器110b(图1a)保持输入数据信号dq的数据d1(如曲线104’所示)，并输出对应信号d1p1(如曲线118’所示)。在时间t3处，响应于曲线102’自逻辑低向逻辑高过渡或曲线116’自逻辑低向逻辑高过渡，曲线124’自逻辑高向逻辑低过渡。在时间t3处，曲线110’自逻辑低向逻辑高过渡，且曲线108’自逻辑高向逻辑低过渡。

在时间t4处，响应于曲线102’自逻辑低向逻辑高过渡，曲线120’自逻辑低向逻辑高过渡，因此使触发器110c(图1a)保持输入数据信号dq的数据d2(如曲线104’所示)，并输出对应信号d2p2(如曲线122’所示)。在时间t4处，响应于曲线102’自逻辑低向逻辑高过渡或曲线120’自逻辑低向逻辑高过渡，曲线112’自逻辑高向逻辑低过渡。在时间t4处，曲线108’自逻辑低向逻辑高过渡，且曲线110’自逻辑高向逻辑低过渡。在时间t4处，响应于曲线112’自逻辑低向逻辑高过渡，曲线128’自逻辑高向逻辑低过渡。

在时间t5处，响应于曲线102’自逻辑低向逻辑高过渡，曲线124’自逻辑低向逻辑高过渡，因此使触发器110d(图1a)保持输入数据信号dq的数据d3(如曲线104’所示)，并输出对应信号d3p3(如曲线126’所示)。在时间t5处，响应于曲线102’自逻辑低向逻辑高过渡或曲线124’自逻辑低向逻辑高过渡，曲线116’自逻辑高向逻辑低过渡。在时间t5处，曲线110’自逻辑低向逻辑高过渡，且曲线108’自逻辑高向逻辑低过渡。

在时间t6处，曲线102’自逻辑低向逻辑高过渡，曲线104’的过渡(例如，曲线104’自逻辑低向逻辑高或相反方向的过渡取决于数据的实际值)反映串行数据不存在，且响应于曲线104’的过渡，曲线106’自逻辑高向逻辑低过渡。

在时间t7处，曲线128’自逻辑低向逻辑高过渡，使触发器112a(图1a)保持输入数据d0p0(如曲线114’所示)，并输出对应信号d0(如曲线130’所示)。在时间t7处，曲线128’自逻辑低向逻辑高过渡，使触发器112b(图1a)保持输入数据d1p1(如曲线118’所示)，并输出对应信号d1(如曲线132’所示)。在时间t7处，曲线128’自逻辑低向逻辑高过渡，使触发器112c(图1a)保持数据d2p2(如曲线122’所示)，并输出对应信号d2(如曲线134’所示)。在时间t7处，曲线128’自逻辑低向逻辑高过渡，使触发器112d(图1a)保持数据d3p3(如曲线126’所示)，并输出对应信号d3(如曲线136’所示)。各曲线130’、132’、134’和136’的前边沿对准。

在时间t8上，各曲线130’、132’、134’和136’过渡(例如，曲线104’自逻辑低向逻辑高或相反方向的过渡取决于数据的实际值)。各曲线130’、132’、134’和136’的后边沿对准。

如图1b所示，解串行化电路100或解串行化电路600(图6)被配置为接收串行数据流(例如，如曲线104’所示的输入数据信号dq)并生成多个并行数据流(例如，如曲线130’、132’、134’和136’所示的第二组数据信号ds)。

图2是根据一些实施例的在图1或图6中用作时钟生成电路的时钟生成电路的框图。

时钟生成电路200被用作时钟生成电路102(图1或6)。时钟生成电路200包含分频电路202、第一相位切换电路204和第二相位切换电路206。各分频电路202、第一相位切换电路204和第二相位切换电路206互相联接。

分频电路202被配置为接收第一时钟信号dqs。分频电路202被配置为基于第一时钟信号dqs生成第一组中间相位时钟信号d4_0、d4_90、d4_180和d4_270(统称为“第一组中间相位时钟信号d4”)。第一组中间相位时钟信号d4的各中间相位时钟信号的频率fdiv小于第一时钟信号的频率fdqs。在一些实施例中，分频电路202是四分频电路。在一些实施例中，频率fdiv是第一时钟信号的频率fdqs的1/4。第一组中间相位时钟信号d4的各中间相位时钟信号与第一组中间相位时钟信号d4的相邻相位时钟信号的偏移量是90度。

第一相位切换电路204被配置为接收第一组中间相位时钟信号d4和控制信号valid。第一相位切换电路204被配置为基于第一组中间相位时钟信号d4和控制信号valid生成一组切换信号s0、s1a和s1b(统称为“切换信号组ss”)。在一些实施例中，第一相位切换电路204被配置为基于控制信号valid探测第一组中间相位时钟信号d4的相位条件。

第二相位切换电路206被配置为接收第一组中间相位时钟信号d4和切换信号组ss。第二相位切换电路206被配置为基于第一组中间相位时钟信号d4和切换信号组ss生成相位时钟信号组p。

图3是根据一些实施例的在解串行化电路100中用于图1a的时钟生成电路102的分频电路的电路图。分频电路300在解串行化电路600中可用在图6的时钟生成电路602中。分频电路300可用作分频电路202(图2)。

分频电路300包括第一触发器302、第二触发器304和第三触发器306。第一触发器302耦接至第二触发器304和第三触发器306。

第一触发器302被配置为基于第一时钟信号dqs和前一周期的第二分频时钟信号d2_n生成第一分频时钟信号d2_p和第二分频时钟信号d2_n。第一触发器302具有第一输入端clk、第二输入端d、第一输出端q和第二输出端qb。第一触发器302的第一输入端clk被配置为接收第一时钟信号dqs。第一触发器302的第二输入端d耦接至第一触发器302的第二输出端qb。第一触发器302的第一输出端q被配置为生成第一分频时钟信号d2_p。第一触发器302的第二输出端qb被配置为生成第二分频时钟信号d2_n。第一触发器302的第二输入端d被配置为从第一触发器302的第二输出端qb接收第二分频时钟信号d2_n作为反馈信号。第一触发器302被配置为二分频电路。第一分频时钟信号d2_p为第二分频时钟信号d2_n的反相。第一分频时钟信号d2_p或第二分频时钟信号d2_n具有频率fdiv2。频率fdiv2是第一时钟信号的频率fdqs的1/2。

第二触发器304被配置为基于第一分频时钟信号d2_p和前一周期的第四分频时钟信号d4_180生成第三分频时钟信号d4_0和第四分频时钟信号d4_180。第二触发器304具有第一输入端clk、第二输入端d、第一输出端q和第二输出端qb。第二触发器304的第一输入端clk耦接至第一触发器302的第一输出端q。第二触发器304的第一输入端clk被配置为接收第一分频时钟信号d2_p。第二触发器304的第二输入端d耦接至第二触发器304的第二输出端qb。第二触发器304的第一输出端q被配置为生成第三分频时钟信号d4_0。第二触发器304的第二输出端qb被配置为生成第四分频时钟信号d4_180。第二触发器304的第二输入端d被配置为从第二触发器304的第二输出端qb接收第四分频时钟信号d4_180作为反馈信号。第二触发器304被配置为二分频电路。第三分频时钟信号d4_0为第四分频时钟信号d4_180的反相。第三分频时钟信号d4_0或第四分频时钟信号d4_180具有频率fdiv1a。频率fdiv1a是频率fdiv2的1/2。频率fdiv1a是第一时钟信号的频率fdqs的1/4。

第三触发器306被配置为基于第二分频时钟信号d2_n和前一周期的第六分频时钟信号d4_270生成第五分频时钟信号d4_90和第六分频时钟信号d4_270。第三触发器306具有第一输入端clk、第二输入端d、第一输出端q和第二输出端qb。第三触发器306的第一输入端clk耦接至第一触发器302的第二输出端qb。第三触发器306的第一输入端clk被配置为接收第二分频时钟信号d2_n。第三触发器306的第二输入端d耦接至第三触发器306的第二输出端qb。第三触发器306的第一输出端q被配置为生成第五分频时钟信号d4_90。第三触发器306的第二输出端qb被配置为生成第六分频时钟信号d4_270。第三触发器306的第二输入端d被配置为从第三触发器306的第二输出端qb接收第六分频时钟信号d4_270作为反馈信号。第三触发器306被配置为二分频电路。第五分频时钟信号d4_90为第六分频时钟信号d4_270的反相。第五分频时钟信号d4_90或第六分频时钟信号d4_270具有频率fdiv1b。频率fdiv1b是频率fdiv2的1/2。频率fdiv1b是第一时钟信号的频率fdqs的1/4。其第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90和第六分频时钟信号d4_270属于第一组中间相位时钟信号d4。

图4是根据一些实施例的用在图1a的时钟生成电路102中的第一相位切换电路的电路图。第一相位切换电路400在解串行化电路600中可用在图6的时钟生成电路602中。第一相位切换电路400可用作第一相位切换电路204(图2)。

第一相位切换电路400包括第四触发器402、第五触发器404、第六触发器406、第一多路复用器408和第二多路复用器410。第四触发器402耦接至第一多路复用器408和第二多路复用器410。第五触发器404耦接至第一多路复用器408和第二多路复用器410。第六触发器406耦接至第一多路复用器408和第二多路复用器410。

第四触发器402被配置为基于控制信号valid和第一分频时钟信号d2_p生成第一切换信号s0。第四触发器402具有第一输入端clk、第二输入端d、第一输出端q和第二输出端qb。第四触发器402的第一输入端clk被配置为接收控制信号valid。在一些实施例中，第四触发器402的第二输入端d耦接至第一触发器302的第一输出端q(图3)。第四触发器402的第二输入端d被配置为接收第一分频时钟信号d2_p。第四触发器402的第一输出端q被配置为生成第一切换信号s0。

第五触发器404被配置为基于控制信号valid和第四分频时钟信号d4_180生成第一中间切换信号s1_180。第五触发器404具有第一输入端clk、第二输入端d、第一输出端q和第二输出端qb。第五触发器404的第一输入端clk被配置为接收控制信号valid。在一些实施例中，第五触发器404的第二输入端d耦接至第二触发器304的第二输出端(图3)。第五触发器404的第二输入端d被配置为接收第四分频时钟信号d4_180。第五触发器404的第一输出端q被配置为生成第一中间切换信号s1_180。

第六触发器406被配置为基于控制信号valid和第六分频时钟信号d4_270生成第二中间切换信号s1_270。第六触发器406具有第一输入端clk、第二输入端d、第一输出端q和第二输出端qb。第六触发器406的第一输入端clk被配置为接收控制信号valid。在一些实施例中，第六触发器406的第二输入端d耦接至第三触发器306的第二输出端qb(图3)。第六触发器406的第二输入端d被配置为接收第六分频时钟信号d4_270。第六触发器406的第一输出端q被配置为生成第二中间切换信号s1_270。

第一多路复用器408被配置为基于第一切换信号s0、第一中间切换信号s1_180和第二中间切换信号s1_270生成第二切换信号s1a。第一多路复用器408具有第一输入端408a、第二输入端408b、第三输入端408c和第一输出端408d。第一多路复用器408的第一输入端408a耦接至第四触发器402的第一输出端q。第一多路复用器408的第一输入端408a被配置为接收第一切换信号s0。第一多路复用器408的第二输入端408b耦接至第六触发器406的第一输出端q。第一多路复用器408的第二输入端408b被配置为接收第二中间切换信号s1_270。第一多路复用器408的第三输入端408c耦接至第五触发器404的第一输出端q。第一多路复用器408的第三输入端408c被配置为接收第一中间切换信号s1_180。第一多路复用器408的第一输出端408d被配置为生成第二切换信号s1a。

第二多路复用器410被配置为基于第一切换信号s0、第一中间切换信号s1_180和第二中间切换信号s1_270生成第三切换信号s1b。第二多路复用器410具有第一输入端410a、第二输入端410b、第三输入端410c和第一输出端410d。第二多路复用器410的第一输入端410a耦接至第四触发器402的第一输出端q。第二多路复用器410的第一输入端410a被配置为接收第一切换信号s0。第二多路复用器410的第二输入端410b耦接至第五触发器404的第一输出端q。第二多路复用器410的第二输入端410b被配置为接收第一中间切换信号s1_180。第二多路复用器410的第三输入端410c耦接至第六触发器406的第一输出端q。第二多路复用器410的第三输入端410c被配置为接收第二中间切换信号s1_270。第二多路复用器410的第一输出端410d被配置为生成第三切换信号s1b。第一切换信号s0、第二切换信号s1a和第三切换信号s1b属于切换信号组ss。

图5是根据一些实施例的用在图1a的时钟生成电路102中的第二相位切换电路的电路图。第二相位切换电路500在解串行化电路600中可用在图6的时钟生成电路602中。第二相位切换电路500可用作第二相位切换电路206(图2)。

第二相位切换电路500包括第一组多路复用器502和第二组多路复用器504。第一组多路复用器502耦接至第二组多路复用器504。

第一组多路复用器502被配置为基于第一切换信号s0、第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90和第六分频时钟信号d4_270生成第二组中间相位时钟信号d5_a、d5_b、d5_c和d5_d(统称为“第二组中间相位时钟信号d5”)。在一些实施例中，第三分频时钟信号d4_0与第五分频时钟信号d4_90的偏移量为90度。在一些实施例中，第六分频时钟信号d4_270与第四分频时钟信号d4_180的偏移量为90度。第二组中间相位时钟信号d5包含第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90和第六分频时钟信号d4_270。在一些实施例中，第一组多路复用器502被配置为基于第一切换信号s0输出第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90和第六分频时钟信号d4_270。在一些实施例中，中间相位时钟信号d5_a与中间相位时钟信号d5_b的偏移量为180度。在一些实施例中，中间相位时钟信号d5_c与中间相位时钟信号d5_d的偏移量为180度。

第二组多路复用器504基于第二切换信号s1a、第三切换信号s1b和第二组中间相位时钟信号d5生成相位时钟信号组p。在一些实施例中，第二组多路复用器504被配置为基于第二切换信号s1a和第三切换信号s1b输出第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90和第六分频时钟信号d4_270。第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90和第六分频时钟信号d4_270属于相位时钟信号组p。

第一组多路复用器502包括第一多路复用器510、第二多路复用器512、第三多路复用器514和第四多路复用器516。

第一多路复用器510被配置为基于第一切换信号s0、第三分频时钟信号d4_0和第五分频时钟信号d4_90生成第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a。第一多路复用器510具有第一输入端510a、第二输入端510b、第三输入端510c和第一输出端510d。第一多路复用器510的第一输入端510a被配置为接收第一切换信号s0。在一些实施例中，第一多路复用器510的第一输入端510a耦接至第一相位切换电路400(例如，通过第四触发器402的第一输出端q(图4))。第一多路复用器510的第二输入端510b被配置为接收第三分频时钟信号d4_0。在一些实施例中，第一多路复用器510的第二输入端510b耦接至分频电路300(例如，通过第二触发器304的第一输出端q(图3))。第一多路复用器510的第三输入端510c被配置为接收第五分频时钟信号d4_90。在一些实施例中，第一多路复用器510的第三输入端510c耦接至分频电路300(例如，通过第三触发器306的第一输出端q(图3))。第一多路复用器510的第一输出端510d被配置为生成第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a。第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a包含第三分频时钟信号d4_0和第五分频时钟信号d4_90。

第二多路复用器512被配置为基于第一切换信号s0、第六分频时钟信号d4_270和第四分频时钟信号d4_180生成第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b。

第二多路复用器512具有第一输入端512a、第二输入端512b、第三输入端512c和第一输出端512d。第二多路复用器512的第一输入端512a被配置为接收第一切换信号s0。在一些实施例中，第二多路复用器512的第一输入端512a耦接至第一相位切换电路400(例如，通过第四触发器402的第一输出端q(图4))。第二多路复用器512的第二输入端512b被配置为接收第四分频时钟信号d4_180。在一些实施例中，第二多路复用器512的第二输入端512b耦接至分频电路300(例如，通过第二触发器304的第二输出端qb(图3))。第二多路复用器512的第三输入端512c被配置为接收第六分频时钟信号d4_270。在一些实施例中，第二多路复用器512的第三输入端512c耦接至分频电路300(例如，通过第三触发器306的第二输出端qb(图3))。第二多路复用器512的第一输出端512d被配置为生成第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b。第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b包含第四分频时钟信号d4_180和第六分频时钟信号d4_270。

第三多路复用器512被配置为基于第一切换信号s0、第三分频时钟信号d4_0和第五分频时钟信号d4_90生成第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c。第三多路复用器514包括与第一多路复用器510类似的部件。第三多路复用器514与第一多路复用器510的不同之处在于：第三多路复用器514的第二输入端514b被配置为接收第五分频时钟信号d4_90，第三多路复用器514的第三输入端514c被配置为接收第三分频时钟信号d4_0，且第三多路复用器514的第一输出端514d被配置为生成第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c。第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c包含第三分频时钟信号d4_0或第五分频时钟信号d4_90。

第四多路复用器516被配置为基于第一切换信号s0、第四分频时钟信号d4_180或第六分频时钟信号d4_270生成第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d。第四多路复用器516包括与第二多路复用器512类似的部件。第四多路复用器516与第二多路复用器512的不同之处在于：第四多路复用器516的第二输入端516b被配置为接收第六分频时钟信号d4_270，第四多路复用器516的第三输入端516c被配置为接收第四分频时钟信号d4_180，且第四多路复用器516的第一输出端516d被配置为生成第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d。第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d包含第四分频时钟信号d4_180或第六分频时钟信号d4_270。

第二组多路复用器504包括第五多路复用器520、第六多路复用器522、第七多路复用器524和第八多路复用器526。

第五多路复用器520被配置为基于第三切换信号s1b、第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a和第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b生成相位时钟信号组p的第四相位时钟信号p3。

第五多路复用器520具有第一输入端520a、第二输入端520b、第三输入端520c和第一输出端520d。第五多路复用器520的第一输入端520a被配置为接收第三切换信号s1b。在一些实施例中，第五多路复用器520的第一输入端520a耦接至第一相位切换电路400(例如，通过第二多路复用器410的第一输出端410d(图4))。第五多路复用器520的第二输入端520b被配置为接收第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b。第五多路复用器520的第二输入端520b耦接至第二多路复用器512的第一输出端512d。第五多路复用器520的第三输入端520c被配置为接收第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a。第五多路复用器520的第三输入端520c耦接至第一多路复用器510的第一输出端510d。第五多路复用器520的第一输出端520d被配置为生成相位时钟信号组p的第四相位时钟信号p3。

第六多路复用器522被配置为基于第三切换信号s1b、第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a和第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b生成相位时钟信号组p的第二相位时钟信号p1。

第六多路复用器522包括与第五多路复用器520类似的部件。第六多路复用器522与第五多路复用器520的不同之处在于：第六多路复用器522的第二输入端522b被配置为接收第二组中间相位时钟信号d5的第一中间相位时钟信号d5_a，第六多路复用器522的第二输入端522b耦接至第一多路复用器510的第一输出端510d，第六多路复用器522的第三输入端522c被配置为接收第二组中间相位时钟信号d5的第二中间相位时钟信号d5_b，第六多路复用器522的第三输入端522c耦接至第二多路复用器512的第一输出端512d，且第六多路复用器522的第一输出端522d被配置为生成相位时钟信号组p的第二相位时钟信号p1。

第七多路复用器524被配置为基于第二切换信号s1a、第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c和第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d生成相位时钟信号组p的第三相位时钟信号p2。

第七多路复用器524包括与第五多路复用器520类似的部件。第七多路复用器524与第五多路复用器520的不同之处在于：第七多路复用器524的第一输入端524a被配置为接收第二切换信号s1a，第七多路复用器524的第二输入端524b被配置为接收第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d，第七多路复用器524的第二输入端524b耦接至第四多路复用器516的第一输出端516d，第七多路复用器524的第三输入端524c被配置为接收第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c，第七多路复用器524的第三输入端524c耦接至第三多路复用器514的第一输出端514d，且第七多路复用器524的第一输出端524d被配置为生成相位时钟信号组p的第三相位时钟信号p2。

第八多路复用器526被配置为基于第二切换信号s1a、第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c和第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d生成相位时钟信号组p的第一相位时钟信号p0。

第八多路复用器526包括与第七多路复用器524类似的部件。第八多路复用器526与第七多路复用器524的不同之处在于：第八多路复用器526的第二输入端526b被配置为接收第二组中间相位时钟信号d5的第三中间相位时钟信号d5_c，第八多路复用器526的第二输入端526b耦接至第三多路复用器514的第一输出端514d，第八多路复用器526的第三输入端526c被配置为接收第二组中间相位时钟信号d5的第四中间相位时钟信号d5_d，第八多路复用器526的第三输入端526c耦接至第四多路复用器516的第一输出端516d，且第八多路复用器526的第一输出端526d被配置为生成相位时钟信号组p的第一相位时钟信号p0。

在一些实施例中，第一组多路复用器502的各多路复用器(例如，第一多路复用器510、第二多路复用器512、第三多路复用器514或第四多路复用器516)被配置为接收一对互相偏移90度的信号(例如，来自由第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90或第六分频时钟信号d4_270组成的组的两个信号)，且基于切换信号(例如，第一切换信号s0)输出该信号对中的一个信号(例如，第二组中间相位时钟信号d5_a、d5_b、d5_c或d5_d)。

在一些实施例中，第二组多路复用器504的各多路复用器(例如，第五多路复用器520、第六多路复用器522、第七多路复用器524或第八多路复用器526)被配置为接收互相偏移180度的第二对信号(例如，来自由第一中间相位时钟信号d5_a、第二中间相位时钟信号d5_b、第三中间相位时钟信号d5_c或第四中间相位时钟信号d5_d所组成的组的两个信号)，且基于切换信号(例如，第二切换信号s1a或第三切换信号s1b)输出第二个信号(例如，相位时钟信号组p)。

图6根据一些实施例的另一解串行化电路600的框图。解串行化电路600是解串行化电路100(图1a)的一个实施例。与图1中的组件相同或类似的组件采用相同的参考标号，并且因此省略其详细说明。

与图1a比较，解串行化电路600被配置为接收串行数据流(例如，输入数据信号dq’)。在一些实施例中，串行数据流(例如，输入数据信号dq’)包含16个数据记录(例如，d0、d1、d2、d3…d14、d15)。解串行化电路600被配置为输出并行数据流(例如，第三组数据信号d0、d2、d4和d6；第四组数据信号d8、d10、d12和d14；第五组数据信号d1、d3、d5和d7；和第六组数据信号d9、d11、d13和d15)。

输入数据信号dq’包含第一数据信号dq1和第二数据信号dq1’。第一数据信号dq1包含输入数据信号dq’内的偶数记录(d0、d2…和d14)。第二数据信号dq1’包含输入数据信号dq’内的奇数记录(d1、d3…和d15)。第一数据信号dq1是输入数据信号dq的一个实施例。第二数据信号dq1’是输入数据信号dq的一个实施例。

解串行化电路600包含第一时钟输出电路602a、第二时钟生成电路602b、第一锁存电路604a和604b、第二锁存电路606a和606b、第三锁存电路610、第四锁存电路612、第五锁存电路614和第六锁存电路616。

第一锁存电路604a、第二锁存电路606a、第三锁存电路610和第四锁存电路612被配置为通过处理第一数据信号dq1将输入数据信号dq’的偶数记录(d0、d2…和d14)转换为并行数据流。第一锁存电路604b、第二锁存电路606b、第五锁存电路614和第六锁存电路616被配置为通过处理第二数据信号dq1’将输入数据信号dq’的奇数记录(d1、d3…和d13)转换为并行数据流。

第一锁存电路604a和604b是第一锁存电路104的实施例。第二锁存电路606a和606b是第一锁存电路106的实施例。第一锁存电路604a和604b包括与第一锁存电路104类似的部件。第二锁存电路606a和606b包括与第二锁存电路106类似的部件。第一锁存电路604a与第一锁存电路104的不同之处在于第一数据信号dq1包含8个数据记录(例如，d0、d2…和d14)。第一锁存电路604b与第一锁存电路104的不同之处在于第二数据信号dq1’包含8个数据记录(例如，d1、d3…和d15)。

第二锁存电路606a与第二锁存电路106的不同之处在于第二数据信号d2even包含8个数据记录(例如，d0、d2…和d14)。第二锁存电路606b与第二锁存电路106的不同之处在于第二数据信号d2odd包含8个数据记录(例如，d1、d3…和d15)。

第一时钟生成电路602a是时钟生成电路102的一个实施例。第一时钟生成电路602a与时钟生成电路102的不同之处在于第一时钟生成电路602a被配置为将相位时钟信号组p的第一相位时钟信号p0输出至第二时钟生成电路602b。

第二时钟生成电路602b耦接至第一时钟生成电路602a、第三锁存电路610、第四锁存电路612、第五锁存电路614和第六锁存电路616。第二时钟生成电路602b被配置为基于第一组相位时钟信号p的第一相位时钟信号p0生成第二组相位时钟信号d8_p0、d8_p1(统称为“第二组相位时钟信号d8”)。第二时钟生成电路602b被配置为将第二组相位时钟信号d8的信号d8_p0输出至第三锁存电路610和第四锁存电路612。第二时钟生成电路602b被配置为将第二组相位时钟信号d8的信号d8_p1输出至第五锁存电路614和第六锁存电路616。第二组相位时钟信号d8的各相位时钟信号与第二组相位时钟信号的相邻相位时钟信号的偏移量为第二相位值。第二时钟生成电路602b是时钟生成电路102的一个实施例。第二时钟生成电路602b是分频电路。在一些实施例中，第二时钟生成电路602b是二分频电路。在一些实施例中，第二时钟生成电路602b包括与第一触发器302(图3)类似的部件。在一些实施例中，第二时钟生成电路602b与第一触发器302(图3)的不同之处在于第二时钟生成电路602b的第一输入端clk被配置为接收和使用相位时钟信号组p的第一相位时钟信号p0作为时钟信号。第二时钟生成电路602b是负边沿触发电路。在一些实施例中，第二时钟生成电路602b是正边沿触发电路。

第三锁存电路610耦接至第二锁存电路606a和第二时钟生成电路602b。第三锁存电路610被配置为基于第二组相位时钟信号d8的第一相位时钟信号d8_p0和第二组数据信号d2even生成第三组数据信号d0、d2、d4和d6(统称为“第三组数据信号ds3”)。

第四锁存电路612耦接至第二锁存电路606a和第二时钟生成电路602b。第四锁存电路612被配置为基于第二组相位时钟信号d8的第一相位时钟信号d8_p0和第二组数据信号d2even生成第四组数据信号d8、d10、d12和d14(统称为“第四组数据信号ds4”)。第二组数据信号d2even的各信号对应于第三组数据信号ds3的各信号和第四组数据信号ds4的各信号。

第五锁存电路614包括与第三锁存电路610类似的部件。第五锁存电路614与第三锁存电路610的不同之处在于：第五锁存电路614耦接至第二锁存电路606b，第五锁存电路614被配置为基于第二组相位时钟信号d8的第二相位时钟信号d8_p1和第二组数据信号d2odd生成第五组数据信号d1、d3、d5和d7(统称为“第五组数据信号ds5”)。

第六锁存电路616包括与第四锁存电路612类似的部件。第六锁存电路616与第四锁存电路612的不同之处在于：第六锁存电路616耦接至第二锁存电路606b，第六锁存电路616被配置为基于第二组相位时钟信号d8的第二相位时钟信号d8_p1和第二组数据信号d2odd生成第六组数据信号d9、d11、d13和d15(统称为“第六组数据信号ds6”)。第二组数据信号d2odd的各信号对应于第五组数据信号ds5的各信号和第六组数据信号ds6的各信号。

第三组数据信号ds3、第四组数据信号ds4、第五组数据信号ds5和第六组数据信号ds6中的一个信号的前边沿对准第三组数据信号ds3、第四组数据信号ds4、第五组数据信号ds5和第六组数据信号ds6中的另一个信号的前边沿。第三组数据信号ds3、第四组数据信号ds4、第五组数据信号ds5和第六组数据信号ds6中的一个信号的后边沿对准第三组数据信号ds3、第四组数据信号ds4、第五组数据信号ds5和第六组数据信号ds6中的另一个信号的后边沿。在一些实施例中，第三组数据信号ds3的各信号、第四组数据信号ds4的各信号、第五组数据信号ds5的各信号和第六组数据信号ds6的各信号互相对准。第一数据信号dq1的前边沿或第二数据信号dq1’的前边沿与第一时钟信号dqs的前边沿的偏移量为一个相位差。在一些实施例中，第一数据信号dq1的前边沿或第二数据信号dq1’的前边沿与第一时钟信号dqs的前边沿的偏移量为90度相位差。

第三锁存电路610包括第一组触发器610a和第二组触发器610b。第二组触发器610b的各触发器对应于第一组触发器610a的各触发器。第二组触发器610b的各触发器具有的输入端d耦接至第一组触发器610a的各触发器的对应输出端q。

第一组触发器610a包括与第二组触发器112(图1)类似的部件。第一组触发器610a与第二组触发器112(图1)的不同之处在于：第一组触发器610a的各触发器具有第一输入端clk，该第一输入端被配置为接收第二组相位时钟信号d8的第一相位时钟信号d8_p0，第一组触发器610a的各触发器具有第二输入端d，该第二输入端被配置为接收第二组数据信号d2even的对应信号，且第一组触发器610a的各触发器具有第一输出端d，该第一输出端被配置为输出第二中间组数据信号sis1的对应信号。

第二组触发器610b包括与第一组触发器610a类似的部件。第二组触发器610b与第一组触发器610a的不同之处在于：第二组触发器610b的各触发器具有第二输入端d，该第二输入端被配置为接收第二中间数据信号组sis1的对应信号，且第二组触发器610b的各触发器具有第一输出端d，该第一输出端被配置为输出第三组数据信号ds3的对应信号。

第四锁存电路612包括第一组触发器612a和第二组触发器612b。第二组触发器612b的各触发器对应于第一组触发器612a的各触发器。第二组触发器612b的各触发器具有输入端d，该输入端耦接至第一组触发器612a的各触发器的对应输出端q。

第一组触发器612a包括与第一组触发器610a类似的部件。第一组触发器612a与第一组触发器610a的不同之处在于：第一组触发器612a的各触发器具有被配置为负边沿触发电路的第一输入端clk，且第一组触发器612a的各触发器具有第一输出端d，该第一输出端被配置为输出第二中间数据信号组sis2的对应信号。

第二组触发器612b包括与第二组触发器610b类似的部件。第二组触发器612b与第二组触发器610b的不同之处在于：第二组触发器612b的各触发器具有第二输入端d，该第二输入端被配置为接收第二中间数据信号组sis2的对应信号，且第二组触发器612b的各触发器具有第一输出端d，该第一输出端被配置为输出第四组数据信号ds4的对应信号。

解串行化电路600被配置为使用连续的或非连续的数据选通信号(例如，第一时钟信号dqs)。解串行化电路100(图1)或解串行化电路600(图6)具有高于其他解串行化电路(不使用解串行化电路100或解串行化电路600的部件)的解串行化因子。在一些实施例中，解串行化电路100的解串行化因子是1:4。在一些实施例中，解串行化电路600的解串行化因子是1:8。

解串行化电路100(图1)或解串行化电路600(图6)具有比其他解串行化电路(不使用解串行化电路100或解串行化电路600的部件)更少的时延。例如，通过使用具有大于其他解串行化电路的解串行化因子的时钟生成电路102或时钟生成电路200，执行更少的串行到并行的转换，从而导致解串行化电路100(图1)或解串行化电路600(图6)产生更短的时延。

解串行化电路100(图1)或解串行化电路600(图6)比其他解串行化电路(不使用解串行化电路100或解串行化电路600的部件)消耗更少的功率。在一些实施例中，反序列化电路100或反序列化电路600(图6)被配置为使用非连续的或中断的数据选通信号(例如，第一时钟信号dqs(图1-6))，从而导致比其他解串行化电路消耗更少的功率。

当初始化解串行化电路100(图1)或解串行化电路600(图6)时，其被配置为重置少于其他解串行化电路(不使用解串行化电路100或解串行化电路600的部件)。

解串行化电路100(图1)或解串行化电路600(图6)不具有相位排序训练序列，而其他解串行化电路使用相位排序训练序列。

解串行化电路100(图1)或解串行化电路600(图6)具有比其他解串行化电路(不使用解串行化电路100或解串行化电路600的部件)更灵活的相位排序。

用于第一相位交换电路204或第二相位交换电路206的其他逻辑结构在本发明的预期范围内。例如，通过改变第一相位交换电路204或第二相位交换电路206的逻辑，还可改变相位时钟信号组s的排序。

图7a是根据一些实施例的操作解串行化电路(例如，图1、图2或图6示出的解串行化电路)的方法700a的流程图。应该理解解，可在图7a所示的方法700之前、期间和/或之后执行附加操作，且本文仅简单描述了一些其他工艺。

方法700开始于操作702，其中，基于第一时钟信号(例如，第一时钟信号dqs)和控制信号(例如，控制信号valid)由时钟生成电路(例如，时钟生成电路102、200或602)生成一组相位时钟信号(例如，相位时钟信号组p、相位时钟信号组p’(图1、图2或图6))。相位时钟信号组(例如，相位时钟信号组p、相位时钟信号组p’)的各相位时钟信号(例如，相位时钟信号p0、p1、p2、p3或相位时钟信号p0’、p1’、p2’、p3’)与相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值。

在一些实施例中，操作702进一步包含基于第一组相位时钟信号(例如，第一组相位时钟信号p)的第一相位时钟信号(例如，第一相位时钟信号p0)由第二时钟生成电路(例如，第二时钟生成电路602)生成第二组相位时钟信号(例如，第二组相位时钟信号d8_p0、d8_p1(图6))。在一些实施例中，第二组相位时钟信号(例如，第二组相位时钟信号d8_p0、d8_p1(图6))的各相位时钟信号与第二组相位时钟信号(例如，第二组相位时钟信号d8_p0、d8_p1(图6))的相邻相位时钟信号的偏移量为第二相位值。

方法700继续操作704，其中，基于相位时钟信号组(例如，第一组相位时钟信号p、p’)和输入数据信号(例如，输入数据信号dq、dq1、dq1’)由第一锁存电路(例如，第一锁存电路104)生成第一组数据信号(例如，第一组数据信号dp)。

方法700继续操作706，其中，基于相位时钟信号组(例如，相位时钟信号组p)的第一相位时钟信号(例如，第一相位时钟信号p0)和第一组数据信号(例如，第一组数据信号dp)由第二锁存电路(例如，第二锁存电路106)生成第二组数据信号(例如，第二组数据信号ds)。第二组数据信号(例如，第二组数据信号ds)的各信号互相对准。在一些实施例中，第二组数据信号(例如，第二组数据信号ds)的各信号的前边沿互相对准。在一些实施例中，第二组数据信号(例如，第二组数据信号ds)的各信号的后边沿互相对准。第二组数据信号(例如，第二组数据信号ds)是并行数据流并且输入数据信号(例如，输入数据信号dq)是串行数据流，其中，第一时钟信号(例如，第一时钟信号dqs)是不连续的。

图7b是根据一些实施例的操作时钟生成电路(例如，图1、图2或图6示出的时钟生成电路)的方法700’的流程图。应该理解，可在图7b所示的方法700’之前、期间和/或之后执行附加操作，且本文中仅简单描述了一些其他工艺。方法700’是具有类似元件的图7a的操作702的一个实施例。

方法700’开始于操作708，其中，基于第一组时钟信号(例如，第一时钟信号dqs)由分频电路(例如，分频电路202、300、602)生成第一组中间相位时钟信号(例如，第一组中间相位时钟信号d4)。在一些实施例中，第一组中间相位时钟信号(例如，第一组中间相位时钟信号d4)的频率(fdiv)小于第一时钟信号(例如，第一时钟信号dqs)的频率(例如，频率fdqs)。

方法700’继续操作710，其中，基于第一组中间相位时钟信号(例如，第一组中间相位时钟信号d4)和控制信号(例如，控制信号valid)由第一相位切换电路(例如，第一相位切换电路204)生成一组切换信号(例如，切换信号组ss)。

方法700’继续操作712，其中，基于第一组中间相位时钟信号(例如，第一组中间相位时钟信号d4)和切换信号组(例如，切换信号组ss)由第二相位切换电路(例如，第二相位切换电路206)生成相位时钟信号组(例如，相位时钟信号组p)。

图8是根据一些实施例的操作分频电路(例如，图2、图3或图6示出的分频电路)的方法800的流程图。应该理解，可在图8所示的方法800之前、期间和/或之后执行附加操作，且本文仅简单描述了一些其他工艺。方法800是具有类似元件的图7b的操作708的一个实施例。

方法800开始于操作802，其中，至少基于第一时钟信号(例如，第一时钟信号dqs)由第一触发器(例如，第一触发器302)生成第一分频时钟信号(例如，第一分频时钟信号d2_p(图3))和第二分频时钟信号(例如，第二分频时钟信号d2_n)。

方法800继续操作804，其中，至少基于第一分频时钟信号(例如，第一分频时钟信号d2_p)由第二触发器(例如，第二触发器304)生成第三分频时钟信号(例如，第三分频时钟信号d4_0)和第四分频时钟信号(例如，第四分频时钟信号d4_180)。

方法800继续操作806，在其中，至少基于第二分频时钟信号(例如，第二分频时钟信号d2_n)由第三触发器(例如，第三触发器306)生成第五分频时钟信号(例如，第五分频时钟信号d4_90)和第六分频时钟信号(例如，第六分频时钟信号d4_270)。

图9是根据一些实施例的操作第一相位切换电路(例如，图2、图4或图6示出的第一相位切换电路)的方法900的流程图。应该理解，可在图9所示的方法900之前、期间和/或之后执行附加操作，且本文仅简单描述了一些其他工艺。方法900是具有类似元件的图7b的操作710的一个实施例。

方法900开始于操作902，其中，基于控制信号(例如，控制信号valid)和第一分频时钟信号(例如，第一分频时钟信号d2_p)由第四触发器(例如，第四触发器402)生成第一切换信号(例如，第一切换信号s0(图4))。

方法900继续操作904，其中，基于控制信号(例如，控制信号valid)和第四分频时钟信号(例如，第四分频时钟信号d4_180)由第五触发器(例如，第五触发器404)生成第一中间切换信号(例如，第一中间切换信号s1_180)。

方法900继续操作906，其中，基于控制信号(例如，控制信号valid)和第六分频时钟信号(例如，第六分频时钟信号d4_270)由第六触发器(例如，第六触发器406)生成第二中间切换信号(例如，第二中间切换信号s1_270)。

方法900继续操作908，其中，基于第一切换信号(例如，第一切换信号s0)、第一中间切换信号(例如，第一中间切换信号s1_180)和第二中间切换信号(例如，第二中间切换信号s1_270)由第一多路复用器(例如，第一多路复用器408)生成第二切换信号(例如，第二切换信号s1a)。

方法900继续操作910，其中，基于第一切换信号(例如，第一切换信号s0)、第一中间切换信号(例如，第一中间切换信号s1_180)和第二中间切换信号(例如，中间切换信号s1_270)由第二多路复用器(例如，第二多路复用器410)生成第三切换信号(例如，第三切换信号s1b)。在一些实施例中，第一切换信号(例如，第一切换信号s0)、第二切换信号(例如，第二切换信号s1a)和第三切换信号(例如，第三切换信号s1b)属于切换信号组(例如，切换信号组ss)。

图10是根据一些实施例的操作第二相位切换电路(例如，图2、图5或图6示出的第二相位切换电路)的方法1000的流程图。应该理解，可在图10所示的方法1000之前、期间和/或之后执行附加操作，且本文仅简单描述了一些其他工艺。方法1000是具有类似元件的图7b的操作712的一个实施例。

方法1000开始于操作1002，其中，基于第一切换信号(例如，第一时钟切换信号s0)、第三分频时钟信号(例如，第三分频时钟信号d4_0)、第四分频时钟信号(例如，第四分频信号d4_180)、第五分频时钟信号(例如，第五分频时钟信号d4_90)和第六分频时钟信号(例如，第六分频时钟信号d4_270)由第一组多路复用器(例如，第一组多路复用器502)生成第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5(图5))。在一些实施例中，操作1002包含第一组多路复用器(例如，第一组多路复用器502)的各复用器(例如，第一多路复用器510、第二多路复用器512、第三多路复用器514或第四多路复用器516(图5))，各复用器被配置为接收互相偏移90度的一对信号(例如，来自由第三分频时钟信号d4_0、第四分频时钟信号d4_180、第五分频时钟信号d4_90或第六分频时钟信号d4_270所组成的组的两个信号)，且基于第一切换信号(例如，第一切换信号s0)生成的该信号对的第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5_a、d5_b、d5_c或d5_d)。

方法1000继续操作1004，其中，基于第二切换信号(例如，第二切换信号s1a)、第三切换信号(例如，第三切换信号s1b)和第二组中间相位时钟信号(例如，第二章中间相位时钟信号d5)由第二组多路复用器(例如，第二组多路复用器504)生成相位时钟信号组(例如，相位时钟信号组p)。在一些实施例中，第三分频时钟信号(例如，第三分频时钟信号d4_0)、第四分频时钟信号(例如，第四分频时钟信号d4_180)、第五分频时钟信号(例如，第五分频时钟信号d4_90)和第六分频时钟信号(例如，第六分频时钟信号d4_270)属于相位时钟信号组(例如，相位时钟信号组p)。在一些实施例中，操作1002包含第二组多路复用器(例如，第二组多路复用器504)的各多路复用器(例如，第五多路复用器520、第六多路复用器522、第七多路复用器524和第八多路复用器526)，各多路复用器被配置为接收互相偏移180度的一对信号(例如，来自由第一中间相位时钟信号d5_a、第二中间相位时钟信号d5_b、第三中间相位时钟信号d5_c或第四中间相位时钟信号d5_d所组成的组的两个信号)，且基于第二切换信号(例如，第二切换信号s1a)或第三切换信号(例如，第三切换信号s1b)生成相位时钟信号组(例如，相位时钟信号组p)。

在一些实施例中，操作1002包含基于第一切换信号(例如，第一切换信号s0)、第三分频时钟信号(例如，第三分频时钟信号d4_0)和第五分频时钟信号(例如，第五分频时钟信号d4_90)由第一多路复用器(例如，第一多路复用器510)生成第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第一中间相位时钟信号(例如，第一中间相位时钟信号d5_a(图5))。

在一些实施例中，操作1002包含基于第一切换信号(例如，第一切换信号s0)、第四分频时钟信号(例如，第四分频时钟信号d4_180)和第六分频时钟信号(例如，第六分频时钟信号d4_270)由第二多路复用器(例如，第二多路复用器512)生成第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第二中间相位时钟信号(例如，第二中间相位时钟信号d5_b(图5))。

在一些实施例中，操作1002包含基于第一切换信号(例如，第一切换信号s0)、第三分频时钟信号(例如，第三分频时钟信号d4_0)和第五分频时钟信号(例如，第五分频时钟信号d4_90)由第三多路复用器(例如，第三多路复用器514)生成第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第三中间相位时钟信号(例如，第三中间相位时钟信号d5_c(图5))。

在一些实施例中，操作1002包含基于第一切换信号(例如，第一切换信号s0)、第四分频时钟信号(例如，第四分频时钟信号d4_180)和第六分频时钟信号(例如，第六分频时钟信号d4_270)由第四多路复用器(例如，第四多路复用器516)生成第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第四中间相位时钟信号(例如，第四中间相位时钟信号d5_d(图5))。

在一些实施例中，操作1004包含基于第三切换信号(例如，第三切换信号s1b)、第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第一中间相位时钟信号(例如，第一中间相位时钟信号d5_a)和第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第二中间相位时钟信号(例如，第二中间相位时钟信号d5_b)由第五多路复用器(例如，第五多路复用器520)生成相位时钟信号组(例如，相位时钟信号组p)的第四相位时钟信号(例如，第四相位时钟信号p3)。

在一些实施例中，操作1004包含基于第三切换信号(例如，第三切换信号s1b)、第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第一中间相位时钟信号(例如，第一中间相位时钟信号d5_a)和第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第二中间相位时钟信号(例如，第二中间相位时钟信号d5_b)由第六多路复用器(例如，第六多路复用器522)生成相位时钟信号组(例如，相位时钟信号组p)的第二相位时钟信号(例如，第二相位时钟信号p1)。

在一些实施例中，操作1004包含基于第二切换信号(例如，第二切换信号s1a)、第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第三中间相位时钟信号(例如，第三中间相位时钟信号d5_c)和第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第四中间相位时钟信号(例如，第四中间相位时钟信号d5_d)由第七多路复用器(例如，第七多路复用器524)生成相位时钟信号组(例如，相位时钟信号组p)的第三相位时钟信号(例如，第三相位时钟信号p2)。

在一些实施例中，操作1004包含基于第二切换信号(例如，第二切换信号s1a)、第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第三中间相位时钟信号(例如，第三中间相位时钟信号d5_c)和第二组中间相位时钟信号(例如，第二组中间相位时钟信号d5)的第四中间相位时钟信号(例如，第四中间相位时钟信号d5_d)由第八多路复用器(例如，第八多路复用器526)生成相位时钟信号组(例如，相位时钟信号组p)的第一相位时钟信号(例如，第一相位时钟信号p0)。

通过使用方法700(图7a)、方法700’(图7b)、方法800(图8)、方法900(图9)、方法1000(图10)，串行数据流被解串行化电路转换为并行数据流，该解串行化电路比其他方法能耗少，时延短。

本发明的一个方面涉及一种解串行化电路。该解串行化电路包含时钟生成电路、第一锁存电路和第二锁存电路。时钟生成电路被配置为基于第一时钟信号和控制信号生成一组相位时钟信号，相位时钟信号组的各相位时钟信号与相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值。第一锁存电路被配置为基于相位时钟信号组和输入数据信号生成第一组数据信号。第二锁存电路被配置为基于相位时钟信号组的第一相位时钟信号和第一组数据信号生成第二组数据信号。第二组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。

在一个实施例中，所述输入数据信号是具有多个记录的数据序列；所述第一组数据信号的各信号对应于所述相位时钟信号组的各相位时钟信号和所述输入数据信号的多个记录的各记录；所述第二组数据信号的各信号对应于所述第一组数据信号的各信号；且所述相位时钟信号组的各信号的周期大于所述输入数据信号的周期。

在一个实施例中，所述第一锁存电路包括：第一组触发器；所述第一组触发器的各触发器具有：第一输入端，被配置为接收所述输入数据信号；第二输入端，被配置为接收所述相位时钟信号组的对应相位时钟信号；和输出端，被配置为输出所述第一组数据信号的对应信号；且所述第二锁存电路包括：第二组触发器；所述第二组触发器的各触发器对应于所述第一组触发器的各触发器；所述第二组触发器的各触发器具有：第三输入端，被配置为接收所述相位时钟信号组的所述第一相位时钟信号；第四输入端，耦接至所述第一组触发器的各触发器的所述对应第一输出端；其中，所述第二组触发器的各触发器的所述第四输入端被配置为接收所述第一组数据信号的对应信号；和第二输出端，被配置为输出所述第二组数据信号的对应信号。

在一个实施例中，所述时钟生成电路包括：分频电路，被配置为接收所述第一时钟信号并生成第一组中间相位时钟信号，所述第一组中间相位时钟信号的频率小于所述第一时钟信号的频率；第一相位切换电路，被配置为接收所述第一组中间相位时钟信号和所述控制信号，并生成一组切换信号；和第二相位切换电路，被配置为接收所述第一组中间相位时钟信号和所述切换信号组，并生成所述相位时钟信号组。

在一个实施例中，所述分频电路包括：第一触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第一触发器的第一输入端被配置为接收所述第一时钟信号，所述第一触发器的第二输入端耦接至所述第一触发器的第二输出端，所述第一触发器的第一输出端被配置为生成第一分频时钟信号，且所述第一触发器的第二输出端被配置为生成第二分频信号；第二触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第二触发器的第一输入端耦接至所述第一触发器的第一输出端，所述第二触发器的第一输入端被配置为接收所述第一分频时钟信号，所述第二触发器的第二输入端耦接至所述第二触发器的第二输出端，所述第二触发器的第一输出端被配置为生成第三分频时钟信号，且所述第二触发器的第二输出端被配置为生成第四分频信号；和第三触发器，具有第一输入端、第二输入端和第一输出端和第二输出端，所述第三触发器的第一输入端耦接至所述第一触发器的第二输出端，所述第三触发器的第一输入端被配置为接收所述第二分频时钟信号，所述第三触发器的第二输入端耦接至所述第三触发器的第二输出端，所述第三触发器的第一输出端被配置为生成第五分频时钟信号，且所述第三触发器的第二输出端被配置为生成第六分频时钟信号，其中，所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号属于所述第一组中间相位时钟信号。

在一个实施例中，所述第一相位切换电路包括：第四触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第四触发器的第一输入端被配置为接收所述控制信号，所述第四触发器的第二输入端耦接至所述第一触发器的第一输出端，所述第四触发器的第二输入端被配置为接收所述第一分频时钟信号，且所述第四触发器的第一输出端被配置为生成第一切换信号；第五触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第五触发器的第一输入端被配置为接收所述控制信号，所述第五触发器的第二输入端耦接至所述第二触发器的第二输出端，所述第五触发器的第二输入端被配置为接收所述第四分频时钟信号，且所述第五触发器的第一输出端被配置为生成第一中间切换信号；和第六触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第六触发器的第一输入端被配置为接收所述控制信号，所述第六触发器的第二输入端耦接至所述第三触发器的第二输出端，所述第六触发器的第二输入端被配置为接收所述第六分频时钟信号，且所述第六触发器的第一输出端被配置为生成第二中间切换信号。

在一个实施例中，所述第一相位切换电路还包括：第一多路复用器，具有第一输入端、第二输入端、第三输入端和第一输出端，所述第一多路复用器的第一输入端耦接至所述第四触发器的第一输出端，所述第一多路复用器的第一输入端被配置为接收所述第一切换信号，所述第一多路复用器的第二输入端耦接至所述第六触发器的第一输出端，所述第一多路复用器的第二输入端被配置为接收所述第二中间切换信号，所述第一多路复用器的第三输入端耦接至所述第五触发器的第一输出端，且所述第一多路复用器的第三输入端被配置为接收所述第一中间切换信号，且所述第一多路复用器的第一输出端被配置为生成第二切换信号；和第二多路复用器，具有第一输入端、第二输入端、第三输入端和第一输出端，所述第二多路复用器的第一输入端耦接至所述第四触发器的第一输出端，所述第二多路复用器的第一输入端被配置为接收所述第一切换信号，所述第二多路复用器的第二输入端耦接至所述第五触发器的第一输出端，所述第二多路复用器的第二输入端被配置为接收所述第一中间切换信号，所述第二多路复用器的第三输入端耦接至所述第六触发器的第一输出端，所述第二多路复用器的第三输入端被配置为接收所述第二中间切换信号，且所述第二多路复用器的第一输出端被配置为生成第三切换信号，其中，所述第一切换信号，所述第二切换信号和所述第三切换信号属于所述切换信号组。

在一个实施例中，所述第二相位切换电路还包括：第一组多路复用器，被配置为基于所述第一切换信号输出所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号；和第二组多路复用器，被配置为基于所述第二切换信号和第三切换信号输出所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号，其中，所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号属于所述相位时钟信号组。

本发明的另一个方面涉及一种解串行化电路。该解串行化电路包含第一时钟生成电路、第二时钟生成电路、第一锁存电路、第二锁存电路、第三锁存电路和第四锁存电路。第一时钟生成电路被配置为基于第一时钟信号和控制信号生成第一组相位时钟信号，第一组相位时钟信号的各相位时钟信号与第一组相位时钟信号的相邻相位时钟信号的偏移量为第一相位值。第二时钟生成电路被配置为基于第一组相位时钟信号的第一相位时钟信号生成第二组相位时钟信号，第二组相位时钟信号的各相位时钟信号与第二组相位时钟信号的相邻相位时钟信号的偏移量为第二相位值。第一锁存电路被配置为基于第一组相位时钟信号和输入数据信号生成第一组数据信号。第二锁存电路被配置为基于第一组相位时钟信号的第一相位时钟信号和第一组数据信号生成第二组数据信号，第二组数据信号的各信号互相对准。第三锁存电路被配置为基于第二组相位时钟信号的第一相位时钟信号和第二组数据信号生成第三组数据信号。第四锁存电路被配置为基于第二组相位时钟信号的第一相位时钟信号和第二组数据信号生成第四组数据信号，第三组数据信号的各信号和第四组数据信号的各信号互相对准，其中，第一时钟信号是不连续的。

在一个实施例中，所述输入数据信号具有多个记录；所述第一组数据信号的各信号对应于所述第一组相位时钟信号的各相位时钟信号；所述第一组数据信号的各信号和所述相位时钟信号组的各相位时钟信号对应于所述输入数据信号的多个记录中的两个记录；所述第二组数据信号的各信号对应于所述第三组数据信号的各信号和所述第四组数据信号的各信号；所述第一组相位时钟信号的各信号的周期大于所述输入数据信号的周期；且所述第二组相位时钟信号的各信号的周期大于所述第一组相位时钟信号的各信号的周期。

在一个实施例中，所述第一锁存电路包括：第一组触发器；所述第一组触发器的各触发器具有：第一输入端，被配置为接收输入数据信号；第二输入端，被配置为接收所述第一组相位时钟信号的对应相位时钟信号；和第一输出端，被配置为输出所述第一组数据信号的对应信号；且所述第二锁存电路包括：第二组触发器；所述第二组触发器的各触发器对应于所述第一组触发器的各触发器；所述第二组触发器的各触发器具有：第三输入端，被配置为接收所述第一组相位时钟信号的所述第一相位时钟信号；第四输入端，耦接至所述第一组触发器的各触发器的对应第一输出端，所述第二组触发器的各触发器的所述第四输入端被配置为接收所述第一组数据信号的对应信号；和第二输出端，其被配置为输出所述第二组数据信号的对应信号。

在一个实施例中，所述第三锁存电路包括：第一组触发器；所述第一组触发器的各触发器具有：第一输入端，被配置为接收所述第二组数据信号的对应信号；第二输入端，被配置为接收所述第二组相位时钟信号的所述第一相位时钟信号；和第一输出端，被配置为输出第一中间数据信号组的对应信号；和第二组触发器；所述第二组触发器的各触发器对应于所述第一组触发器的各触发器；所述第二组触发器的各触发器具有：第三输入端，被配置为接收所述第二组相位时钟信号的所述第一相位时钟信号；第四输入端，耦接至所述第一组触发器的各触发器的对应第一输出端，所述第二组触发器的各触发器的所述第四输入端被配置为接收所述第一中间数据信号组的对应信号；和第二输出端，被配置为输出所述第三组数据信号的对应信号。

在一个实施例中，所述第四锁存电路包括：第三组触发器；所述第三组触发器的各触发器具有：第五输入端，被配置为接收所述第二组数据信号的对应信号；第六输入端，被配置为接收所述第二组相位时钟信号的所述第一相位时钟信号；和第三输出端，被配置为输出第二中间数据信号组的对应信号；和第四组触发器；所述第四组触发器的各触发器对应于所述第三组触发器的各触发器；所述第四组触发器的各触发器具有：第七输入端，被配置为接收所述第二组相位时钟信号的所述第一相位时钟信号；第八输入端，耦接至所述第三组触发器的各触发器的对应第三输出端，所述第四组触发器的各触发器的所述第八输入端被配置为接收所述第二中间数据信号组的所述对应信号；和第四输出端，被配置为输出所述第四组数据信号的对应信号，其中，所述第三组触发器是负边沿触发，且所述第一组触发器、所述第二组触发器和所述第四组触发器是正边沿触发。

在一个实施例中，所述第一时钟生成电路包括：第一分频电路，被配置为接收所述第一时钟信号并生成第一组中间相位时钟信号，所述第一组中间相位时钟信号的频率小于所述第一时钟信号的频率；第一相位切换电路，被配置为接收所述第一组中间相位时钟信号和所述控制信号，并生成一组切换信号；和第二相位切换电路，被配置为接收所述第一组中间相位时钟信号和所述切换信号组，并生成所述第一组相位时钟信号。

在一个实施例中，所述第二时钟生成电路包括第二分频电路，其被配置为接收所述第一组相位时钟信号的第一相位时钟信号，并生成所述第二组相位时钟信号的所述第一相位时钟信号，所述第二组相位时钟信号的所述第一相位时钟信号的频率小于所述第一组相位时钟信号的所述第一相位时钟信号的频率；且所述第二分频电路包括第一触发器，所述第一触发器具有第一输入端、第二输入端、第一输出端和第二输出端，所述第一触发器的第一输入端被配置为接收所述第一组相位时钟信号的所述第一相位时钟信号，所述第一触发器的第二输入端耦接至所述第一触发器的第二输出端，所述第一触发器的第一输出端被配置为生成所述第二组相位时钟信号的所述第一相位时钟信号，且所述第一触发器的第二输出端被配置为生成所述第二组相位时钟信号的反相第一相位时钟信号。

本说明的又一个方面涉及一种操作解串行化电路的方法。该方法包含通过时钟生成电路，基于第一时钟信号和控制信号生成一组相位时钟信号，该相位时钟信号组的各相位时钟信号与该相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值。该方法还包含通过第一锁存电路，基于相位时钟信号组和输入数据信号生成第一组数据信号。该方法还包含通过第二锁存电路，基于相位时钟信号组的第一相位时钟信号和第一组数据信号生成第二组数据信号，第二组数据信号的各信号互相对准，第二组数据信号是并行数据流且输入数据信号是串行数据流，其中，第一时钟信号是不连续的。

在一个实施例中，基于所述第一时钟信号和所述控制信号生成所述相位时钟信号组包括：通过分频电路，基于所述第一时钟信号生成第一组中间相位时钟信号，所述第一组中间相位时钟信号的频率小于所述第一时钟信号的频率；通过第一相位切换电路，基于所述第一组中间相位时钟信号和所述控制信号生成一组切换信号；和通过第二相位切换电路，基于所述第一组中间相位时钟信号和所述切换信号组生成所述相位时钟信号组。

在一个实施例中，生成所述第一组中间相位时钟信号包括：通过第一触发器，至少基于所述第一时钟信号生成第一分频时钟信号和第二分频时钟信号；通过第二触发器，至少基于所述第一分频时钟信号生成第三分频时钟信号和第四分频时钟信号；通过第三触发器，至少基于所述第二分频时钟信号生成第五分频时钟信号和第六分频时钟信号。

在一个实施例中，生成所述切换信号组包括：通过第四触发器，基于所述控制信号和所述第一分频时钟信号生成第一切换信号；通过第五触发器，基于所述控制信号和所述第四分频时钟信号生成第一中间切换信号；通过第六触发器，基于所述控制信号和所述第六分频时钟信号生成第二中间切换信号；通过第一多路复用器，基于所述第一切换信号，所述第一中间切换信号和所述第二中间切换信号生成第二切换信号；通过第二多路复用器，基于所述第一切换信号，所述第一中间切换信号和所述第二中间切换信号生成第三切换信号；其中，所述第一切换信号，所述第二切换信号和所述第三切换信号属于所述切换信号组。

在一种实施例中，其中，基于所述第一组中间时钟信号和所述切换信号组生成所述相位时钟信号组包括：通过第一组多路复用器，基于所述第一切换信号、所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号生成第二组中间相位时钟信号；和通过第二组多路复用器，基于所述第二切换信号、所述第三切换信号和所述第二组中间相位时钟信号生成所述相位时钟信号组，其中，所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号属于所述相位时钟信号组。

上述内容概述了几个实施例的特征，从而使得本领域技术人员可更好地了解本发明的各方面。本领域的技术人员应理解，其可以轻松地将本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。